CCSDS standart düşük paralellik yüksek hızlı LDPC kodlama şeması
Yan Wei 1, 2, Zhu Yan 1
(1. Ulusal Uzay Bilimleri Merkezi, Çin Bilimler Akademisi, Pekin 100190; 2. Çin Bilimler Akademisi Üniversitesi, Pekin 100190)
Düşük paralellik ve yüksek hızlı LDPC kodlama yapısının CCSDS standardına dayalı bir tasarım şeması önerilmiştir. Kodlama yapısı, kodlanacak giriş bilgilerine "0" ekleyerek ve kontrol matrisinin döngüsel alt matris yapısını değiştirerek CCSDS standardında 7/8 oranlı kodlama şemasının parite paralel kodlamasını uygular ve kodlama sonucunun paritesi paralel olarak çıkarılır. Kodlayıcının kodlama hızı gereksinimleri ile kodlayıcı tarafından gerçekleştirilen donanım kaynağı ek yükü arasında bir denge sağlanır. Simülasyon ve uygulamanın sonuçları, bu düşük paralellik kodlama yapısının tasarımının, diğer 7/8 bit hızlı seri kodlama yapısı tasarımlarına kıyasla, donanım ek yükünde küçük bir artışla çift kodlama hızına ulaştığını göstermektedir.
CCSDS standardı; düşük paralellik; 7/8 oranlı LDPC kodlama
Çin Kütüphanesi Sınıflandırma Numarası: TN911.22
Belge tanımlama kodu: Bir
DOI: 10.16157 / j.issn.0258-7998.2017.07.025
Çince alıntı biçimi: Yan Wei, Zhu Yan.CSDS standart düşük paralellik yüksek hızlı LDPC kodlama şeması Elektronik teknoloji uygulaması, 2017, 43 (7): 96-99, 109.
İngilizce alıntı biçimi: Yan Wei, Zhu Yan. CCSDS standardına dayalı LDPC kodları için düşük paralel ve yüksek hızlı bir kodlayıcı mimari şeması. Application of Electronic Technique, 2017, 43 (7): 96-99, 109.
0 Önsöz
Uzay Danışma Verileri Komitesi (CCSDS), Dünya'ya yakın uzay iletişim kanalları için kodlama şeması olarak 7/8 oranlı bir LDPC kodunu önermektedir. Bu LDPC kodu, çok düşük bir hata platformu ve uzay iletişim uygulaması senaryoları için çok uygun olan daha hızlı bir kod çözme yakınsama hızı sağlayabilir. 7/8 oranlı LDPC kodu seri kodlamanın yapısı, LDPC kodu doğrusal blok kodunun özelliklerine uygundur ve basit kodlama yapısı, hızlı kodlama oranı ve kodlayıcının kapladığı daha az mantık kaynağı avantajlarına sahiptir. Bununla birlikte, uzamsal iletişim gereksinimleri arttıkça, seri kodlamanın kodlama oranı sınırlıdır.
Bu makale, düşük paralel, yüksek hızlı bir kodlama yapısı tasarımı önermektedir. Bu kodlama yapısı, makul bir şekilde "0" lar ekleyerek ve jeneratör matris yapısını değiştirerek yüksek hızlı düşük paralellik kodlamasını gerçekleştirir.
1 CCSDS standart LDPC kodlama prensibi
1.1 Kodlamanın matematiği
LDPC kodlamanın özü matris çarpımıdır. Örnek olarak (8176, 7154) kodunu alın, kodlanacak 7154 bit bilgi girişi, kodlama 1022 parite biti üretir ve kod çıkışı 8176 bit sistem kodudur.
Kodlanacak bilgi biti verisi, 7154 uzunluğunda bir bilgi vektörü n'dir:
Matris G iki kısma bölünmüştür, sol 7154 × 7154 birim matrisidir, burada I, 511 × 511 birim alt matrisidir ve 0, 511 × 511'in sıfır matrisidir; sağ matris Bi, j (i = 1, 2 14; i = 1, 2), Bi, j 511 × 511'lik bir döngüsel matristir. Matrisin sol kısmı 7154-bitlik bilgi kodu üretmek için kullanılır ve sağ kısım, 1022-bitlik kontrol kodu üretmek için kullanılır.
Kodlama ile oluşturulan sistem kodu vektörü N:
Bi, j, Bi, j'nin dolaşım matrisinin ilk satırıdır. Bu şekilde, kodlayıcıyı uygulamak için programlanabilir mantık cihazı kullanıldığında, 28 döngüsel alt matrisin (Bi, j) her birinin yalnızca ilk veri satırı bi, j (i = 1, 2 ... 14; j = 1, 2) kaydedilmelidir. , Donanım kaynaklarının kullanımını azaltın.
1.2 Enkoderin yapısal tasarım prensibi
Şekil 1, seri kodlayıcı yapı tasarımının şematik bir diyagramıdır. Döngüsel kodlamaya uyum sağlamak için, kodlanacak bilgi vektörü n'yi n = (p1p2 ... p14) 14 vektöre bölün ve:
Kodlama süreci aşağıdaki gibidir:
(1) İlk anda, dairesel kaydırma yazmacı 1'de depolanan veriler b1, 1'dir ve dairesel kaydırma yazmacı 2'de depolanan veriler b1,2'dir. Akümülatör 1, 511 bit 0 içerir ve akümülatör 2, 511 bit 0 içerir.
Aynı şekilde, ikinci ila 511 saat döngülerinde, dairesel kaydırma yazmacı 1 ve 2, her saat döngüsünde 1 bit sağa kaydırılır ve birinci saat döngüsünün benzer işlemi, girdi bilgisi biti için tekrarlanır. 511 saat çevriminden sonra, birinci döngüsel kontrol matrisi grubu sona erer. Sonra dairesel kaydırma yazmacı 1'deki b1,1 verilerini b2,1 ile değiştirin ve dairesel kaydırma yazmacı 2'deki b1,2 verisini b2,2 ile değiştirin.
(3) Giriş vektörü p2, p3, ..., p14 için p1 girişiyle aynı işlemi tekrarlayın. Kodlanacak 7154 bitlik verilerin tümü işlendiğinde, kodlanacak 7154 bitlik veri girişi ve toplayıcı 1 ve toplayıcı 2'nin kodlanmış verileri, 8176 bitlik sistem kodunda birleştirilir, bu da son kodlanmış veri çerçevesi olan .
2 Seri kodlama uygulaması ve mevcut sorunlar
CCSDS tarafından verilen 7/8 LDPC kodunun kodlama çerçeve formatı 32 + 7136 + 1022 + 2 bittir Kodlamanın giriş ve çıkışlarının senkronizasyonunu sağlamak için kodlanacak veriler kodlayıcıya girilmeden önce 7136 bit'e dönüştürülür. Kodlanacak veriler +1056 bit "0" dır ve tüm "0" kontrol sirkülasyon matrislerinin 16. ve 17. grubu, kodlayıcının Bi, j kontrol matrisine eklenir. Bu, kod giriş ve çıkış veri bitlerini tamamen aynı yapar ve bu, kodlayıcı tasarım yapısının basitleştirilmesine elverişlidir. Kodlama yapısına eklenen "0" yapısı Şekil 2'de gösterilmektedir.
Seri kodlayıcı basit bir yapıya sahiptir ve daha az kaynak kullanır, ancak eksiklikleri vardır: seri giriş kullanılarak kodlamanın ulaşabileceği maksimum hız sınırlıdır ve görüntü veri iletimi olan uygulamalar için sınırlamaları gösterir.
3 Düşük paralellik kodlama yapısı tasarımı
3.1 Düşük paralellik kodlamanın matematiksel ilkeleri
7/8 LDPC kod kodlama matrisinin özelliklerine göre, bu makale düşük paralellik kodlamanın matematiksel ilkesini önermektedir. Kodlanacak giriş verilerinin 7154 bitlik bir vektör n ve n = (n1n2 ... n7154) olduğunu varsayarak, n vektörünü 14 uzunlukta 511 pi (i = 1, 2, ..., 14) vektörüne bölün. Kodlanacak giriş bilgisi bitlerinin parite bit paralel giriş özelliklerine uygun hale getirilmesi için 14 bilgi bit vektörü pi (i = 1, 2, ..., 14) "0" bit ile doldurulur, böylece kodlanacak bilgi 7168 bit olur M vektörü ve m = (k1k2 ... k14), ki burada ki (i = 1, 2, ..., 14) 512 uzunluğunda bir vektördür. aşağıdaki gibi:
Kodlanacak bilginin bit vektörünün k tek bir vektöre ve bir çift vektöre bölündüğünü varsayarsak: tekdk = (n1n3 ... n509 n511), çift_k = (n2n4 ... n5100).
Jeneratör matrisi G'nin sağ tarafındaki dolaşım alt matrisinin Bi, j (i = 1,2, ..., 14; j = 1,2) iki sütununu tek kodlama matrisine odd_Bi, j ve çift kodlama matrisine çift_Bi, j bölün. ,aşağıdaki gibi:
Böylece kodlanmış kontrol basamağı vektörü elde edilebilir:
3.2 Kod yapısı tasarımı
Şekil 3, düşük paralel kodlayıcı yapısının bir blok diyagramıdır. Düşük paralellik kodlamasının matematiksel ilkesine göre, kodlamadan önce, veriye her 511 bitte 1 "0" girin. 14 "0" s girildikten sonra, kodlanmış verinin arkasına 1042 "0" eklenir. Kodlanmış veri çerçevesinin uzunluğu 8192 bittir. Düşük paralellik paralel kodlama, 4 dairesel kaydırmalı yazmaç kullanır. Kodlama süreci aşağıdaki gibidir:
(3) k2, k3, ... k14 giriş vektörleri için, k1 girişiyle aynı işlemi tekrarlayın. Kodlanacak 7154 bitlik verilerin tümü işlendiğinde, kodlanacak 7154 bitlik giriş verileri ve kodlanmış toplayıcı 1 ve toplayıcı 2 verileri, kodlanmış veri çerçevesi olan 8176 bitlik bir sistem kodunda birleştirilir.
4 Kodlama performansı ve kodlama verimliliği analizi
Kodlama performansını ölçmek için formül aşağıdaki gibi tanımlanır:
5. Sonuç
Bu yazıda önerilen düşük paralellik 7/8 kod oranlı LDPC kodu, CCSDS standardı tarafından önerilen "0" tasarımını ekleyerek ve üreten matrisin şeklini değiştirerek, yeni bir kodlama yapısı tasarlayarak ve kodlama oranını büyük ölçüde iyileştirerek önerilen seri kod yapısına dayanmaktadır ve Kodlama verimliliği, LDPC kodlamanın uygulama aralığını genişletir ve yenilikçidir. Ek olarak, düşük paralel kodlamanın paralellik derecesi, mühendislik uygulamalarına daha iyi uyum sağlayan tasarım gereksinimlerine göre değiştirilebilir.
Referanslar
GALLAGER R G. Düşük yoğunluklu parite kontrol kodları IRE Bilgi Teorisi İşlemleri, 1962, 8 (1): 21-28.
CCSDS.CCSDS 131.1-O-2-düşük yoğunluklu parite kontrol kodları, dünyaya yakın ve derin uzay uygulamalarında kullanım için. Washington, DC, ABD, 2007.
CCSDS.CCSDS 131.0-B-2-TM senkronizasyon ve kanal kodlama, Washington, DC, ABD, 2011.
CCSDS.CCSDS 230.2-G-1-yeni nesil uplink. Washington, DC, ABD, 2014.
CCSDS.CCSDS 231.1-O-1-TC senkronizasyonu ve kanal kodlaması için kısa blok uzunluğu LDPC kodları. Washington, DC, ABD, 2015.
MACKAY D C. Çok seyrek matrislere dayalı iyi hata düzeltme kodları IEEE İşlemleri Bilgi Teorisi, 1999, 45 (2): 399-431.
Lin Shu, Chen Lei, Xu Jun. Near shannon limiti yarı döngüsel düşük yoğunluklu eşlik kontrol kodları IEEE Transaction on Communication, 2004, 52 (7): 1038-1042.
Yuan Dongfeng, Zhang Haigang, LDPC kod teorisi ve uygulaması Beijing: People's Posts and Telecommunications Press, 2008: 20-25.
Yan Wei, Xue Changbin. Yüksek verimli, düşük güçlü, düşük paralel LDPC kodlama yöntemi.Elektronik ve Bilgi Teknolojileri Dergisi, 2016, 38 (9): 2268-2273.
Sun Yang, KARKOOTI M, CAVALLARO J R.Vlsi kod çözücü mimarisi, yüksek verimli ve değişken blok boyutlu ve çok oranlı ldpc kodları için IEEE International Symposium on Circuits and Systems, 2007: 2104-2107.
CHENG L, LI G X, ZHU H P, ve diğerleri.Derin uzay iletişiminde LDPC kodlayıcı tasarımı ve FPGA uygulaması.Uluslararası Lojistik, Mühendislik, Yönetim ve Bilgisayar Bilimi Konferansı Bildirileri, Paris, 2014, 101: 343-346.
Liu Dongpei, Liu Hengzhu, Zhang Botao. Yarı döngüsel çift köşegen matrisine dayalı LDPC kodlama algoritması üzerine araştırma.Ulusal Savunma Teknolojisi Dergisi, 2014 (2): 156-160.
