Yüksek Hızlı Arayüz JESD204B için Hassas Amplifikatör Tasarımı
İletişim teknolojisinin sürekli gelişmesiyle birlikte, bilgi işlemenin hızı kademeli olarak arttı ve veri akışı gittikçe arttı.Yüksek hızlı arayüz protokolü JESD204B ilgili sorunları çözdü.
Aynı zamanda saat kontrollü bir karşılaştırıcı olarak da adlandırılabilir.Küçük salınım sinyallerini algılama ve bunları hızlı bir şekilde tam salınımlı mantık sinyallerine yükseltme işlevine sahip olduğu için, bellek ve veri alma gibi çeşitli dijital ve analog devrelerde yaygın olarak kullanılır. Bu yazıda tasarlanan hassas amplifikatör, yüksek hızlı bir arabirim olan JESD204B analogdan dijitale dönüştürme modülüdür. Hassas amplifikatörlerin tasarımı için, ofset, hız ve güç tüketimi gibi ilgili performans göstergelerinin dikkate alınması gerekir. Fotolitografi teknolojisi ve rastgele doping dalgalanmaları, nano cihazların üretimi sırasında proses sapmalarına neden olacağı için, aynı cihazlar arasında parametre uyuşmazlıkları ile sonuçlanarak devre performansını etkiler. Ofset voltajını iyileştirmek için yapıdan optimize edilebilir; hızı artırmak için çok fazlı ön şarj veya ön şarj modu ile iyileştirilebilir; güç tüketimini azaltmak için zamanlama kontrol devresi optimize edilebilir; hassas amplifikatörün performansı sürekli olmasına rağmen Zemin optimizasyonu, ancak nano ölçekli transistörler, CMOS devrelerinin tasarımı üzerinde belirli bir etki yarattı, bu nedenle bu yöndeki araştırmanın daha derinlemesine yapılması gerekiyor.
UMC 28 nm CMOS sürecini temel alan bu makale, ilgili devre performans göstergeleriyle birlikte düşük güç kaynağı voltajı ve yüksek saat sinyali frekansı altında iki aşamalı ön amplifikasyon yapısı ve AB sınıfı mandal devresi ile hassas bir amplifikatör tasarlar. geliştirildi.
1 Hassas amplifikatör tasarımı
1.1 Hassas amplifikatörün genel mimarisi
Bu makalede tasarlanan hassas amplifikatör devresinin genel çerçevesi Şekil 1'de gösterilmektedir. Devre, bir ön amplifikatör devresi, bir CMOS mandal devresi ve bir SR mandal devresinden oluşur. Devre CLK saat sinyali tarafından kontrol edilir.CLK yüksek olduğunda, devre sıfırlama aşamasına girer ve CLK düşük olduğunda devre amplifikasyon aşamasına girer.
1.2 Ön amplifikasyon devresi
Hassas bir amplifikatörün en önemli performans endeksi, aşağıdaki gibi tanımlanabilen ofset voltajı V'dir:
Bunların arasında VOH, çıkış yüksek seviyesidir; VOL, çıkış düşük seviyesidir; Av, kazançtır. Formül (1) 'e göre, çıkış sinyali voltaj farkı sabit olduğunda, ofset voltajı kazançla ters orantılıdır. Bu yüzden amplifikatörü iki aşamaya ayarlayın. Birinci aşama ön amplifikasyon devresi, temel bir diferansiyel amplifikatör devresi olan Şekil 2'de gösterilmiştir.
Temel diferansiyel amplifikatör devresinin temelinde, giriş terminali ile çıkış terminali arasındaki bağlantıyı azaltmak için izolasyon fonksiyonlu M4 ve M5 eklenir. Devrenin girişi diferansiyel bir çift olduğundan, cihazın uyumsuzluğunu azaltmak özellikle önemlidir. Bu nedenle uzun kanal transistörler bu sorunu çözmek için giriş çiftleri olarak kullanılabilir ve aşağıdaki iki avantajı vardır:
Bunlar arasında, tox, borunun geçit oksit tabakasının kalınlığı, W, boru kanalının genişliğidir ve L, boru kanalının uzunluğudur. Denklem (2) 'ye göre, transistörlerin dağılımı, transistör alanının karekökü ile ters orantılıdır. Bu nedenle, dağılma derecesini azaltmak için boru alanı artırılabilir, böylece borunun eşleşme derecesi iyileştirilebilir.
İkinci olarak, devrenin geçirgenliğini iyileştirin ve kazancı artırın. Geçiş iletkenliği gm, transistörün kazanç faktörü , kapı kaynağı voltajı VGS ve transistörün eşik voltajı VTH, yani gm (VGS-VTH) ile ilişkilidir. L'nin artması in'da bir artışa yol açar, böylece transkondüktansı etkili bir şekilde iyileştirir ve devre kazancını artırır.
Düşük güç kaynağı voltajı nedeniyle, çıkış salınım marjı yetersizdir. Bu nedenle, transistörün boşaltma kaynağı voltajını azaltmak ve böylece çıkış salınımını iyileştirmek için M2'nin boyutunu M5'e ayarlayın.
İkinci aşama ön amplifikasyon devresi Şekil 3'te gösterilmiştir. Bu aşamadaki kuyruk akımı transistörünün M10 kapısı saat sinyaline bağlanmıştır Bu nedenle, CLK saat sinyali düşük olduğunda, M10 kapalı durumdadır, bu da bir kanalın akım önyargısını azaltır ve böylece devrenin statik güç tüketimini azaltır. Aynı zamanda, giriş çifti, uyumsuzluğun etkisini daha da azaltmak için hala uzun kanal transistörleri kullanıyor.
1.3 CMOS mandal devresi
Bu makalede açıklanan CMOS mandal devresinin yapısı Şekil 4'te gösterilmektedir. AB tipi mandal devresi temelinde, bir saat sinyali tarafından kontrol edilen iki ön boşaltma tüpü M15, M18 ve anahtar tüpleri M19, M20, M21 eklenir. CLK düşük seviyedeyken, M16 ve M17, pozitif bir geri besleme birimi oluşturmak için M22 ve M23 ile çapraz bağlanır Bu zamanda, hassas amplifikatör giriş sinyalini güçlendirir. CLK yüksek olduğunda, giriş terminalini dengeli bir duruma ayarlamak için anahtar tüpü M21 açılır; anahtar tüpleri M19 ve M20 kapatılır ve bu aşamadaki giriş terminalinin topraklama DC yolunun kapatılmasına neden olur; ön boşaltma tüpü M15 ve M18 açılır , A ve b düğümlerindeki gerilimi zorla düşük bir seviyeye çekin, bu sadece devrenin statik güç tüketimini azaltmakla kalmaz, aynı zamanda sıfırlama fazı sırasında bir sonraki SR flip-flopuna iki mantık seviyesi girişini dengeler ve CMOS kilidini zayıflatır. Hafıza devresinin hafıza etkisi, histerezi azaltır ve ayrıca aşırı hız voltajının geri kazanım süresini azaltır, böylece hassas amplifikatörün iletim gecikmesini azaltır.
1.4 Hassas amplifikatör çıkış aşaması
Çıkış aşaması genellikle, yüke daha kararlı bir sinyal sağlayabilen işlevsel bir cihazdır. Bu devre seviyesi yalnızca sinyal gücünü güçlendirmekle kalmaz, aynı zamanda genel devreyi de korur. Dolayısıyla bu metin çıktı aşaması olarak SR mandalını benimser.
2 Devre simülasyonu ve yerleşim tasarımı
Tasarlanan devre UMC 28 nm CMOS sürecini benimser ve devre simülasyonu için Cadence yazılımını kullanır.
2.1 Devrenin işlevsel simülasyonu
Giriş sinyalleri vinn ve vinp sinüzoidal sinyallerdir. Devrenin temel işlevi şudur: giriş sinyali vinn'den büyük olduğunda, çıkış sinyali voutn düşüktür ve voutp yüksektir; ve bunun tersi de geçerlidir. Simülasyon sonucu Şekil 5'te gösterilmektedir.
2.2 Ofset voltajı ve yayılma gecikmesi simülasyonu
Devrenin ofset voltajı ve yayılma gecikmesi simülasyon sonuçları Şekil 6 ve Şekil 7'de gösterilmektedir. Şekil 6'dan görülebileceği gibi, saat frekansı 5 GHz olduğunda, ofset voltajı 0.2 mV'dir. Şekil 7'den saat frekansı 10 GHz olduğunda ofset voltajının 0.8 mV olduğu görülebilir.
Sinyalin yükselen gecikmesini tPLH olarak ve düşme gecikmesini tPHL olarak tanımlayın, ardından hassas amplifikatörün iletim gecikmesi:
Şekil 6 ve Şekil 7, saat frekansı 5 GHz olduğunda iletim gecikmesinin 50 ps olduğunu; saat frekansı 10 GHz olduğunda iletim gecikmesinin 42 ps olduğunu göstermektedir.
2.3 Devrenin Monte Carlo simülasyonu
CMOS analog entegre devrelerin tasarımında, proses değişikliklerinin getirdiği özellik hatalarının dikkate alınması gerekir. Bu makalede, 100 Monte Carlo simülasyonları için saat frekansı 5 GHz, giriş sinyali salınımı 0,4 mV, saat frekansı 10 GHz ve giriş sinyali salınımı 0,8 mV'dir. 5 GHz'deki simülasyon sonucu Şekil 8'de gösterilmektedir.
2.4 Devrenin teknolojik açısının simülasyonu
Devre tasarımında, tasarımcının, cihazın belirli bir kontrol edilebilir aralık içinde olmasını sağlaması gerekir. Bu aralık genellikle işlem açısı şeklinde verilir.
Bu makaledeki işlem açısı ayarları aşağıdaki gibidir: Öncelikle güç kaynağı voltajını 0,945 V, 1,05 V ve 1,155 V olarak ayarlayın ve simülasyon sıcaklığını her güç kaynağı voltajı için -20, 0 , 27 ve 100 olarak ayarlayın. Her sıcaklıkta işlem açıları tt, ss, ff, snfp, fnsp ekleyin ve son olarak saat frekansını 5 GHz ve 10 GHz olarak ayarlayın. 10 GHz simülasyon sonucu Şekil 9'da gösterilmektedir.
2.5 Düzen tasarımı
Şekil 10, 176,88 m2 etkili alana sahip hassas amplifikatör devresinin düzenini göstermektedir. CLK saat sinyalinin frekansı çok yüksek olduğundan, diğer sinyalleri etkilemekten kaçınmak için düzeni çizerken onu bir topraklama kablosuyla sarmak gerekir.
2.6 Hassas amplifikatörlerin performans karşılaştırması
Tablo 1, bu makalede tasarlanan hassas amplifikatör devresi ile diğer belgelerdeki benzer devreler arasındaki parametre karşılaştırmasını gösterir. Literatür ve literatür ile karşılaştırıldığında, bu makalenin güç tüketimi daha büyüktür, ancak saat frekansı, ofset voltajı ve iletim gecikmesi açısından daha iyidir. Özetle, bu makalede tasarlanan hassas amplifikatör devresi daha iyi performansa sahiptir.
3 Sonuç
Bu makale yeni bir tür hassas amplifikatör yapısı önermektedir Cadence tarafından yapılan simülasyon, yapının düşük güç kaynağı voltajı, yüksek çalışma frekansı, yüksek hassasiyet, düşük gecikme ve düşük güç tüketimi avantajlarına sahip olduğunu göstermektedir. Bu nedenle, bu devre JESD204B yüksek hızlı arayüzün analogdan dijitale dönüştürme kısmı için uygun bir yöntem sağlar.
Referanslar
YEUNG J, MAHMOODI H. Nano ölçekli CMOS teknolojilerinde rastgele katkı dalgalanmaları altında sağlam duyu amplifikatör tasarımı. 2006 IEEE Uluslararası SOC Konferansı.IEEE, 2006: 261-264.
Tian Xiao, He Yandong. 6,25 Gb / s seri veri alıcısının tasarımı. Mikroelektronik ve Bilgisayar, 2017, 34 (7): 119-122.
SHAKIR T, RENNIE D, SACHDEV M.Yüksek performanslı gömülü SRAM'ler için entegre okuma yardımcı-duyu amplifikatör şeması, Midwest Sempozyumu Devreler ve Sistemler, 2010: 137-140.
Zhang Hua. Düşük voltajlı ve yüksek hıza duyarlı bir amplifikatör devresinin tasarımı.Katı Hal Elektroniği Araştırma ve İlerlemesi, 2015 (1): 94-99.
Ning Yuan. 2,5 Gbps yüksek hızlı VML arayüz devresinin tasarımı ve araştırması Xi'an: Xidian Üniversitesi, 2015.
Zhu Ting, Xia Jianxin, Jiang Jianhua.Yüksek hızlı düşük güçlü akım tipine duyarlı amplifikatörün tasarımı Modern Elektronik Teknolojisi, 2011, 34 (2): 157-160.
RAZAVI B. Analog CMOS entegre devresinin tasarımı Xi'an: Xi'an Jiaotong University Press, 2003.
PHILLIP E A, DOUGLAS R H. CMOS Analog Entegre Devre Tasarımı (2. Baskı) Pekin: Elektronik Endüstrisi Yayınevi, 2007.
SCHINKEL D, MENSINK E, ve diğerleri. 18 ps Kurulum + Tutma süresine sahip çift kuyruklu mandal tipi bir voltaj algılama amplifikatörü Solid-State Circuits Conference, 2007.ISSCC 2007.Digest of Technical Papers.IEEE International.IEEE, 2007: 314-605.
Qin Rui. 0.18 m CMOS sürecine dayalı karşılaştırıcı tasarımı Harbin: Heilongjiang Üniversitesi, 2014.
Wei Xueming.Yüksek hızlı SERDES arayüz yonga tasarımının temel teknolojileri üzerine araştırma Chengdu: Çin Elektronik Bilimi ve Teknolojisi Üniversitesi, 2012.
Peng Xuanlin, Li Hangbiao, Chen Jianluo, ve diğerleri.Yüksek hızlı ve düşük güçlü dinamik karşılaştırıcının tasarımı.Microelectronics, 2014, 44 (5): 601-605.
yazar bilgileri:
Cao Yuan, Zhang Chunming, Lu Xinwei
(Elektronik Mühendisliği Okulu, Xi'an Posta ve Telekomünikasyon Üniversitesi, Xi'an, Shaanxi 710121)
