"Mükemmel blog yayını" 4.2. Statik zamanlama analizinde tipik yollara ve zamanlama optimizasyon tekniklerine giriş
Statik zamanlamayla ilgili blog gönderilerinin kataloğu:
Aslında, bir süre önce, statik zamanlama analizindeki tipik yolların özeti hakkında bir makale yazmıştım (o zamanlar tembeldim ve birkaç resmi doğrudan kestim, hahaha): 5100051960
Bu makaleyi bugün serileştirilmiş blog yazısının bir parçası olarak yazdım. Aşağıdaki makaleyi herkesin anlamasını kolaylaştırmak için, önceki makaleye dayanarak bazı açıklamalar ve açıklamalar yapmaya karar verdim.
Önceki blog gönderisindeki resmi hatırlıyor musunuz?
Aslında, önceki blog gönderisinde görünenle aynıdır (statik zamanlama analizindeki tipik yolların bir özeti):
Bunların arasında başlıca dört tür zamanlama yolu vardır:
Flip-flop'a giriş portu (Flip-flop), flip-flop'tan flip-flop'a, flip-flop'tan çıkış portuna, giriş portundan çıkış portuna.
Spesifik olarak, esas olarak aşağıdaki yollar vardır:
1. Kurulum Saati Yolu
Bu, şekildeki gri yoldur. Çoğu devre tasarımında, saatin yükselen veya düşen kenarı genellikle tetik sinyali olarak tek başına kullanılır. Şu anda:
Ancak, saatin yükselen ve düşen kenarlarının tetikleme sinyalleri olarak kullanıldığı bazı durumlar vardır (DDR gibi). Şu anda:
2. Saatten Pad'e Yol
Sıra diyagramı şöyledir:
3. İğne pim (Pad-Pad)
4. Pad-to-Setup
5. Saat çarpıklığı veya asenkron saat girişi var
Önceki blog gönderisinde bahsedilen iki zamanlama optimizasyon yöntemi vardır, işte kısa bir giriş:
İlki, Yeniden Zamanlama:
Yukarıdaki şekilde gösterildiği gibi, sistem tasarım hedefi 10ns'lik bir saat döngüsü olduğunda, soldaki devre açıkça gereksinimleri karşılamıyor çünkü maksimum yol gecikmesi zaten 10ns'den büyük olan 11ns'dir, bu da zamanlamanın kapanmamasına ve elde edilmemesine yol açar. Tasarım hedefleri. Bununla birlikte, mevcut FPGA IDE'lerinin tümü Yeniden Zamanlama teknolojisini destekler.Yeniden Yerleştirme teknolojisi sayesinde, çeşitli modüller arasındaki ilişki dengelenebilir ve maksimum yol gecikmesini azaltmak için yeniden ayarlanabilir. Açıkçası, Retiming teknolojisi orijinal tasarımı değiştirecek ve ayrıca bazı olası zamanlama problemlerini de beraberinde getirebilir (sonuçta mantık problemleri bile, IDE o kadar akıllı değildir). Bu nedenle, yeni başlayanlar için, Yeniden Zamanlama teknolojisini körü körüne kullanmayın. Tasarımı tam olarak anladığınızda, onu belirli spesifikasyonlara ve prosedürlere uygun olarak kullanmalısınız. (Her FPGA üreticisinin IDE'sinde, tasarımcıya neyi izleyeceğini söyleyen ilgili belgeler vardır. Sürecin).
Pipeling artık yeni bir şey değil, bir tür düşünceden çok bir tür teknoloji. Pek çok insan internette boru hattı tasarımı fikrini zaten tanıttı, bu yüzden burada ayrıntılara girmeyeceğim, sadece zamanlama optimizasyon yöntemindeki boru hattı teknolojisinden bahsedeceğim.
Yukarıdaki şekilde gösterildiği gibi, özellikle karmaşık olan kombinatoryal mantık için, tasarımın beklenen tasarım hedefine ulaşması için maksimum Saat-Kurulum yolu gecikmesini azaltmak için bazı yazmaçlar ekleyerek uzun mantığı kırabilirsiniz. Açıkçası, Retiming teknolojisi aynı zamanda boru hattı teknolojisinde de kullanılıyor.
