Dijital tabanlı karışık sinyal tasarımı için doğrulama metodolojisi
Liang Chao 1, 2
(1. Astronotik Okulu, Harbin Teknoloji Enstitüsü, Harbin, Heilongjiang 150001; 2. NXP Yarı İletkenler Suzhou Ar-Ge Merkezi, Suzhou, Jiangsu 215011)
Mevcut SoC tasarımında karışık sinyal doğrulamanın rolü gittikçe daha önemli hale geliyor.Çipin ikincil teyp çıkışını etkili bir şekilde önleyebilen yonga bantlamadan önce sağlık kontrolü olarak adlandırılıyor. Sonuçlar, çipin sorunlarının çoğunun uygun karışık sinyal doğrulama yöntemleriyle bulunabileceğini doğrulamaktadır. Mevcut karma sinyal doğrulamasının ana zorlukları arasında davranış düzeyinde model modelleme, transistör düzeyinde simülasyon hızı, düşük güç doğrulaması vb. Bulunmaktadır. Mikrodenetleyici çip KW41'de kullanılan, wreal üretmek için bir devre modeli oluşturucusunun kullanımı da dahil olmak üzere eksiksiz bir karışık sinyal doğrulama yöntemleri seti tanıtılmıştır. Model, karışık modlu dijital-analog karışık sinyal simülasyonu, analog devre iddiası ve devre testi, otomatik testin gerçekleştirilmesine yardımcı olur.Analog devre testi, analog devrelerde potansiyel sorunları bulur ve XPSMS, tam çipli transistör düzeyinde simülasyon yapmak için kullanılır. Bu yöntem, dijital olarak tasarlanmış tüm yongalara uygulanabilir.
Karışık sinyal doğrulama; wreal model; devre modeli üreteci; XPS; tam yonga transistör düzeyinde simülasyon; analog devre onaylama
Çin Kütüphanesi Sınıflandırma Numarası: TN45
Belge tanımlama kodu: Bir
DOI: 10.16157 / j.issn.0258-7998.179007
Çince alıntı biçimi: Liang Chao. Dijital tabanlı karışık sinyal tasarımı için doğrulama metodolojisi.Elektronik Teknolojinin Uygulanması, 2017, 43 (8): 37-39, 42.
İngilizce alıntı biçimi: Liang Chao. Dijital merkezli karışık sinyal tasarımları için düşük güç ve karışık sinyal doğrulama yöntemi.Elektronik Tekniğin Uygulanması, 2017, 43 (8): 37-39, 42.
0 Önsöz
Şu anda, çoğu SoC karışık sinyalli tasarımlardır ve karışık sinyal doğrulama, SoC başarısının önemli bir parçası haline gelmiştir. Karışık sinyal doğrulamasının zorlukları temel olarak şunları içerir: davranışsal düzey modellerin oluşturulması ve doğrulanması, transistör düzeyinde simülasyon hızı yeterince hızlı değil, karışık sinyalli VIP olmaması, güç tüketimi hedeflerinin doğrulanması vb. Bu makale, davranışsal model oluşturma ve dijital tabanlı karma sinyal doğrulama metodolojisini ayrı ayrı tanıtacaktır.
1 KW41 tasarımı
KW41, ultra düşük güç tüketimi ve yüksek entegrasyona sahip tek yongalı çok protokollü bir kablosuz iletişim MCU'sudur. 2,4 GHz alıcı vericiyi entegre eder ve ayrıca BlueTooth Düşük Enerji (BLE) V4.2 ve IEEE 802.15.4 radyo frekansı bağlantı işlevlerine sahiptir. ARM Coretex M0 +, 512 KB'ye kadar Flash kapasitesi, 128 KB SRAM kapasitesi, donanım şifreleme modülü ve zengin çevre birimi arayüzlerini benimseyin. KW41'in ana uygulamaları şunları içerir: güvenlik ve yakınlık, tıbbi tedavi, akıllı ev, uzaktan anahtarsız erişim, uzaktan kumanda, işaretler vb. KW41, üst düzey tasarım, doğrulama, arka uç ve test tasarımı dahil olmak üzere NXP Suzhou Ar-Ge Merkezi tarafından bağımsız olarak tamamlanan bir projedir. KW41, dünya çapında NXP'de her çeyrekte yalnızca bir ödül olan NXP 2016 Dördüncü Çeyrek Ürün Ödülü'nü kazandı. Şekil 1, KW41'in tasarımını göstermektedir. KW41, NXP için birçok müşteriyi çekmiş ve büyük faydalar yaratmıştır. KW41 projesi, tasarım sorunlarını proje banttan çıkarılmadan önce zamanında tespit edebilen ve KW41'in başarıyla bantlanabilmesini sağlayan bant çıkışı öncesinde güven sağlayan gelişmiş karma sinyal doğrulama yöntemlerini kullanır.
2 Davranışsal bir model oluşturmak için Şematik Model Oluşturucuyu kullanın
Geleneksel doğrulama sürecinde, analog tasarım, geleneksel dijital model, VerilogAMS modeli, wreal modeli, Verilog, SV ağ tipi modeli vb. İçeren davranış seviyesi modeli ile temsil edilir. Modeli oluşturan kişinin belirli bir dil temeline sahip olması gerekir ve modelleme çalışması simülasyon tasarımcısı için bir zorluk teşkil eder. Analog tasarımcılar uzun süredir bir grafik modelleme aracını dört gözle bekliyorlar.Cadence şematik model oluşturucu (SMG) böyle bir araçtır. SMG, model devre şemaları oluşturarak, tek tıklamayla otomatik davranış seviyesi modelleri oluşturarak virtüöz arayüzüne dayanır. Davranış modelleri arasında Verilog modelleri, VerilogAMS modelleri, wreal modelleri, vb. Bulunur. Model devre şeması, yapı taşları konseptine benzer şekilde, yapı taşları (BBT olarak kısaltılır) kullanılarak inşa edilmelidir. SMG'nin hedeflediği kullanıcılar, modelleme dili olmayan simülasyon tasarımcılarıdır. SMG, kullanıcıların farklı tasarımlar arasında yeniden kullanılabilen model devre şemaları oluşturmalarına yardımcı olmak için temel ve gelişmiş BBT sağlar. SMG tarafından oluşturulan model tamamen açıktır ve üçüncü taraf bir simülatör ile simüle edilebilir. SMG, analog işlev, dijital işlev, aritmetik işlev, sinyal dönüştürme işlevi vb. Dahil olmak üzere 160 çeşit BBT sağlar. Wreal modelin iki yönlü iletim kapısı, iki yönlü iletişim işlevini gerçekleştirebilir. Wreal modeli, dijital tabanlı mikro denetleyiciler için en uygun modeldir.wreal modeli, KW41'in tasarımında yaygın olarak kullanılmaktadır.
Modellemenin ilk adımı, port tipini bildirmektir.Dijital modüle bağlı port, mantık tipi olarak, analog modüle bağlı port ise, ara bağlantı modüllerinin takılmasını önlemek için wreal tip veya elektrik tipi olarak ilan edilmelidir. Şekil 2, SMG'nin iş akışını göstermektedir.
Çok seviyeli modelleme, modellemenin önemli bir yönüdür.Tüm seviyeleme yapıldığında modelin ve devre şemasının tutarlılığını sağlamak zordur.Devre şeması güncellendikten sonra model bakımı daha zor hale gelir. Şekil 3, çok katmanlı bir tasarım konseptidir. Analog tasarımda, çok seviyeli tasarım gereksinimleri öne sürülmelidir, bunlar yukarıdan aşağıya L2, L1 ve L0'dır.Sadece L0'ın temel birimlere sahip olmasına izin verilir. L1 ve L2'nin tümü semboller ve ara bağlantılardır. SMG, çok seviyeli modellemeyi destekler.
Modelin voltajı algılaması ve güce duyarlı bir modelleme olması gerekir. Örneğin, saat modülü için, giriş voltajı 0,6 V'den düşük olduğunda, saat çıkışı 0'dır; giriş voltajı 0,6 V'den büyük ve 0,9 V'den düşük olduğunda, saat çıkışı x; giriş voltajı 0,9 V'den büyük ve 1,3 V'den düşük olduğunda, saat çıkışı bir Periyodik saat sinyali. Giriş voltajının tespiti için, düşük güç doğrulaması gerçekleştirme ihtiyaçlarını karşılayabilir.
Model yerleşik kendi kendine test gereksinimleri. Analog tasarım için, giriş sinyali için özel gereksinimler olabilir.Örneğin, iki giriş sinyalinin aynı anda yüksek olmasına izin verilmez.Dahili kendi kendine test, doğrulama mühendisinin dijital parçadan yanlış tasarımı bulmasına yardımcı olabilir.
3 Dijital tabanlı karışık sinyal tasarım doğrulama süreci
Mikrodenetleyici, ADC, DAC, saat, radyo frekansı modülü, güç yönetimi modülü vb. Gibi karışık sinyal tasarımını içeren tipik bir dijital tabanlı karışık sinyal tasarımıdır. Mikrodenetleyicinin karışık sinyal doğrulama süreci, wreal modele dayalı dijital simülasyonu, karışık modlu dijital-analog karışık simülasyonu ve tam çipli transistör seviyesinde simülasyonu içerir.
3.1 Karışık modda dijital-analog karışık simülasyon
Wreal modele dayalı dijital simülasyon, Metrix güdümlü doğrulama metodolojisini kullanır ve wreal model, analog tasarımı temsil etmek için kullanılır.Amaç, dijital tasarım problemlerini bulmaktır. Analog tasarımın simülasyonu ayrı bir simülasyon ortamında gerçekleştirilir ve porta statik uyarma eklenir.Simülasyon tasarım problemleri çeşitli köşe simülasyonları çalıştırılarak bulunabilir. Genel olarak, dijital ve analog arasındaki ilişki çok yakındır ve bir geri bildirim döngüsü vardır.Wreal modelin sınırlamaları nedeniyle, model% 100 doğru değildir.Wreal modele dayalı dijital simülasyon ve analog modülün transistör seviyesinde simülasyonu, karmaşık SoC tasarımının gereksinimlerini karşılayamaz. Hem dijital tasarımdan uyarma kullanımını hem de transistör düzeyinde simülasyonun doğruluğunu elde etmek için, karma mod dijital-analog hibrit simülasyon gereklidir.
KW41 projesinin karma mod dijital-analog hibrit simülasyonu, SoC doğrulama ortamında tamamlanır ve komut satırı simülasyonuna dayanır. Öncelikle ayrıntılı bir karışık mod dijital-analog simülasyon planı formüle edilmeli ve plana göre test vektörleri hazırlanmalıdır.Simülasyon sonuçları için analog ispat, statik ve dinamik simülasyon algılama ve diğer yöntemleri içeren otomatik algılama yöntemleri kullanılır. Bu şekilde, tüm simülasyon uyaranları tasarımın farklı aşamalarında birden çok kez çalıştırılabilir ve simülasyon sonuçları, manuel dalga formu algılama yöntemlerine güvenmek yerine otomatik olarak elde edilebilir. Örnek olarak yukarıdaki elektrik dizisi doğrulamasını ele alalım: Tasarım 3 anahtar voltaj girişi içerir ve her voltaj alanının güç açma sırası ve güç açma hızı için net gereksinimler yoktur. Her voltajın aralığını kapsamlı bir şekilde göz önünde bulundurun, güç açma sırası hız faktörü, üç voltaj alanının güç açık ilişkisi düzinelerce kombinasyona sahiptir, tüm analog iddialar güç açma işlemi sırasında tüm analog modüllerin davranışını tespit edecek ve yanlış davranışlara yanıt verecektir. Tek bir analog modülün transistör düzeyinde simülasyonunda bulunamayan analog tasarımdaki ilgili sorunları etkin bir şekilde keşfederek hataları zamanında bildirin.
alwas @ (ref_clka)
başla
vdd_lv_core_out = $ cgav ("testbench.top.alwayson_
domain.m4_core_driver.vddlv "," potansiyel ");
pmc_isnk_2u = $ cgav ("testbench.top.alwayson_
domain.pmc_core_ln28fdsoi.REFBIAS.reg_isnk_2u_ztc_0 "," akış ");
core_vdddig_1p8_current = $ cgav ("testbench.top.
alwayson_domain.pmc_core_ln28fdsoi.vdddig_1p8 "," akış ");
son
ortalama # (. id ("core_vdddig")) monitor_core_vdddig
(.in (core_vdddig_1p8_current) ,. clka (`CLKA));
Bu bir analog değerlendirme örneğidir.Analog devrenin dahili kesme gerilimi ve akım değerlerini elde etmek için $ cgav kullanabilirsiniz Bu gerilimleri ve akımları algılamak için sistem verilog iddiasını kullanabilirsiniz. Ortalama işlevi, akımın ortalama değerini hesaplayabilir.
Analog assert, Cadence hibrit simülasyonunda test edilen analog devrelerin önemli bir özelliğidir. Şekil 4'ün tasarımında, bant aralığından gelen vref bir analog anahtara bağlanmıştır. Şekil 5'te, pmos'un substrat vdd'si adc regülatöründen gelir, bu da v (d, b) 'yi ihlal eder. < 0.3 kuralı, bant aralığı vref'de bir düşüşe yol açar. Onaylama kodu:
assert_vds assert sub = psvt33 ifade = "(v (d, s) > 0.3) "
assert_vdb assert sub = psvt33 ifade = "(v (d, b) > 0.3) "
Oluşturulan günlük dosyası:
Zamanında aps'den uyarı = 10.5469 us, geçici analiz `` tran '' sırasında.
UYARI (APS-4056): assert_vdb, Örnek
testbench.top.a_ip_2p4ghz_transceiver_c90tfs.IRF_
ANATOP.Ilf_sys.IADC.IADCQ.dac.I17.I0.MP:
İfade `(v (d, b) > 0.3) 'gerçek oluyor.
ANATOP.Ilf_sys.IADC.IADCI.dac.I17.I0.MP:
İfade `(v (d, b) > 0.3) 'gerçek oluyor.
Analog devreleri test etmek için devre kontrolü de kullanılabilir.APS ve XPS simülatörleri için farklı test sözdizimleri sağlanmıştır. Statik kontrol, simülasyon başlamadan önce test edilir ve dinamik kontrol, tüm geçici analiz süreci boyunca sürekli olarak test edilir.Son sonuç, bir tarayıcı tarafından görüntülenebilen bir XML formatlı dosyadır. Şu anda yaygın olarak kullanılanlar, yüksek empedanslı düğüm, yüksek engelleme noktası denetimi, sızıntı yolu denetimi ve kayan düğüm kaynaklı sızıntı yoludur.
3.2 Tam çipli transistör düzeyinde simülasyon için XPS MS kullanın
Karışık mod transistör seviyeli simülasyonda, dijital tasarım RTL kodu ile karakterize edilir.CPF işleminin kullanılması nedeniyle, seviye kaydırıcı ve izolasyon gibi birimler, RTL aşamasında görünmeyen sentezden sonra eklenecektir. Tüm yonganın açılmasını ve düşük güç moduna girme ve çıkma işlevlerini daha doğru bir şekilde simüle etmek için, banttan çıkmadan önce tam yonga transistör düzeyinde simülasyon gerçekleştirilmesi gerekir. Cadence XPS MS simülasyon aracını kullanın.
Tam çipli transistör düzeyinde simülasyon süreci: Tam çipli netlist oluşturun, analog CDL netlist'i baharat netlist formatına dönüştürün, SRAM verilogA modeli oluşturun, C kodunu hex dosyasına dönüştürün ve SRAM modeline yükleyin, simülasyon uyarımı ekleyin, XPS ile simüle edin ve depolayın Dalga formu, devreyi tespit etmek için devre kontrolünü kullanın.
3.3 Karma mod simülasyonunda bulunan sorunların analizi
Şekil 6, karma mod dijital-analog hibrit simülasyonda bulunan sorunları göstermektedir. Dijital kontrol problemlerinin% 27'si, dijital kontrol hatalarının neden olduğu analog tasarım hatalarına ilişkindir.Örneğin, LDO ve DCDC aynı anda çalıştığında, LDO girişi DCDC'den daha düşük olmalıdır.Dijital hata kontrolü nedeniyle bunun tersi meydana gelir. % 23 analog dahili kontrol hatası, harici referans voltajının kullanılmasını imkansız kılan ADC harici referans voltaj seçim devresi hatası gibi analog tasarımdaki bir soruna işaret eder. % 18 analog modül ara bağlantı hatası, tek bir analog modülün işlevinin doğru olduğu, ancak işlevin ara bağlantıdan sonra doğru olmadığı anlamına gelir.Örneğin, LDO'nun referans voltaj çıkışı IO regülatörüne bağlanır.IO regülatörü açıldığında, LDO'nun referans voltajı yükselecek ve çipin üretilmesine neden olacaktır Düşük güç sıfırlama.
4. Sonuç
Bu projede, dijital doğrulama mühendisleri, SMG tarafından oluşturulan wreal modele dayalı çok sayıda dijital tasarım problemi buldular ve wreal modeli, simülasyon verimliliğini büyük ölçüde geliştirdi. Karışık mod dijital-analog hibrit simülasyon, analog modül ara bağlantısında, dijital ve analog etkileşimde ve ayrıca çoklu voltaj alanlarında, sızıntılarda ve diğer problemlerde sorunlar buldu.Tam çipli transistör seviyesinde simülasyon, çipin normal şekilde çalıştırılabilmesini sağlar. Karışık sinyal doğrulama metodolojisi, çipin bir kez başarıyla bantlanmasını sağlar.
Referanslar
Liang Chao. Çok güçlü karışık sinyalli Yonga Üzerinde Sistem (SoC) tasarımı için karma sinyal doğrulama yöntemleri. IEEE 10th Int.Conf. on ASIC, Ekim, 2013: 1102-1104.
Wong Waisum, Gao Xiaofang, Wang Yang ve diğerleri.Dijital tam yonga tasarımı / doğrulama için karma sinyal metodolojisine genel bakış. IEEE Proc. 7th Int.Conf. on Solid-State and Integrated Circuits Technology, 2004: 1421-1424.
CHEN J, HENRIE M, MAR M F, ve diğerleri. Karışık sinyal metodoloji kılavuzu. Telif Hakkıyla Korunan Materyal, 2012.
Liang Chao, Fang Zhou, CHEN C Z. Analog karışık sinyal tasarımı doğrulama ve model kalibrasyonu yöntemi Çin Yarı İletken Teknolojisi Uluslararası Konferansı (CSTIC), 2015: 1340-1342.
KUNDERT K. Yukarıdan aşağı karışık sinyal tasarım ilkeleri. Tasarım Kılavuzu Topluluğu. (2003) .http: //www.designers-guide.org/Design.
Liang Chao, Zhong Geng, Huang Song ve diğerleri.Kablosuz güç alıcısının UVM-AMS tabanlı alt sistem doğrulaması SoC.IEEE 12. Katı Hal ve Entegre Devre Teknolojisi Konf., 2014: 1108-1109.
