SpaceWire yüksek hızlı veri yolu düğümü denetleyicisi-AET'nin tasarımı ve uygulaması
0 Önsöz
Uzay keşif alanının kademeli olarak genişlemesiyle, uzay aracındaki yük ekipmanı tarafından sistem veri iletişimine olan talep, buna bağlı olarak daha da artmaktadır. Aynı zamanda, yerleşik elektronik ekipman tarafından üretilen ve işlenecek toplam veri miktarı, veri yolu işleme kapasitesine daha yüksek gereksinimler getirerek hızla artmıştır. Veri yolunun hızı, güvenilirliği ve esnekliği, uzay aracının genel performansını doğrudan etkiler. Avrupa Uzay Ajansı (ESA), özellikle havacılık uygulamalarını karşılamak için uzayda yüksek hızlı veri iletimi için noktadan noktaya seri veri yolu standardı SpaceWire önermiştir. Uzay aracı ve uyduların hızlı entegrasyonu ve montajı için elverişli olan yüksek veri hızı, kolay genişletme ve kolay yeniden kullanım özelliklerine sahiptir.Bu, uzay aracı ve uydu yüklerinin tasarımına büyük kolaylık sağlar ve geniş uygulama olanaklarına sahiptir.
Bu makale, bu standart altında düğüm denetleyici IP'sinin uygulama yöntemini inceler ve FPGA aracılığıyla prototip doğrulaması gerçekleştirir.Son olarak, düğüm denetleyicisi özel entegre çip Loongson 1E300'de uygulanır. Gerçek test sinyali iletim hızı 200 Mb / sn ~ 260 Mb / sn'ye ulaşabilir .
1 Sistemin genel tasarımı
1.1 Sistem yapısı blok şeması
SpaceWire, veri paketlerinin noktadan noktaya iletimi sorununu çözmek için düğüm denetleyicisinin esas olarak sorumlu olduğu, noktadan noktaya tam çift yönlü bir seri veri aktarım protokolüdür. Bu makalede tasarlanan SpaceWire IP çekirdeği, FIFO'yu bir kullanıcı veri arabirimi olarak kullanır ve veri gönderme ve alma arabelleklerini içerir. Sistemin ana fonksiyonları arasında düğüm konfigürasyonu, bağlantı durumu kontrolü ve veri alıcı-verici fonksiyonları bulunmaktadır Genel tasarım Şekil 1'de gösterilmektedir.
1.2 Sistem saati etki alanı bölümü
Bu tasarım farklı saatler kullanmalıdır ve sistem saat alanının bölünmesi, tasarımın kilit noktalarından biridir. Şekil 2'de gösterildiği gibi, clk_sys bu tasarımdaki en yüksek frekanslı saat alanıdır, sistem denetleyicisini senkronize eder ve sistem için zamanlama işlevleri sağlar. clk_main, gönderen tamponun yazılmasıyla alıcı tamponun okunmasını senkronize eden ana bilgisayardaki saattir. clk_tx, eşzamanlı gönderme sonunun veri gönderme işlemiyle ilgili işlemi olan gönderen saat etki alanını ifade eder. clk_rx, saat verisi kurtarma için bağlantı verisi tarafından elde edilen saat olan ve kurtarılan veriler üzerinde alıcı ucun ilgili işlemlerini senkronize etmek için kullanılan, geri kazanılan saat alanını ifade eder. SpaceWire protokolüne göre, alıcı uç, ilk veriyi almadan önce bir kurtarma saati üretmemiştir ve bağlantı kopukluğu tespiti, ilk veri alındığında başlar Burada, sistem saati bağlantı kopukluk tespiti için kullanılır.
2 Sistem ilkesinin gerçekleştirilmesi
2.1 Sistem Durumu Makinesi
SpaceWire veri iletişimi gerçekleştirmeden önce, her iki uçtaki düğümlerin NULL karakterlerin ve FCT karakterlerinin değiş tokuşu yoluyla bağlantı kurma sürecini tamamlaması gerekir.Bağlantının çalışması sırasında, bağlantının aktif veya pasif kesilmesi ve veri iletim hataları nedeniyle bağlantı durumu değişebilir. Bağlantı işleminin durum makinesi, Şekil 3'te gösterilmektedir. Şekildeki kesintisiz çizgi, bağlantı başlatma sürecini temsil eder.Bağlantı doğru şekilde başlatıldıktan sonra, Çalıştırma durumundadır. Uygulamada, bağlantının her iki ucundaki düğümler aşağıdaki koşullarla aktif veya pasif modda yapılandırılabilir:
Link_Enabled = (Değil) Ve
(Veya (Ve GotNull))
2.2 Gönderen
Bağlantının başlatma işlemi sırasında, NULL karakterler ve FCT karakterleri gönderilebilir ve bağın başlatılmasından bağlantının çalıştırılmasına kadar her durum geçişinde karakterlerin sürekli olarak gönderilmesi gerekir. SpaceWire protokolü tarafından belirlenen ilk bağlantı hızı 10 Mb / sn'dir ve çalışma hızı 2 Mb / sn ~ 400 Mb / sn olabilir, bu nedenle gönderme saat hızının değiştirilebilir olması gerekir ve gönderen tarafından gönderilen bit akışı, veri gönderme frekansı değiştiğinde olur. Kesintisiz tutun, Şekil 4'te bir tür mevcut saat anahtarlama devre şeması gösterilmektedir.
DFF_2 ve DFF_4, clk_a ve clk_b saat seçim çıkışındaki değişikliklerin sadece düşen kenarda meydana gelmesini sağlar ve aynı zamanda, çıkış belirli bir saate değiştiğinde diğer saatin çıkışı da kapatılır.Bu yöntem, saat anahtarlama sırasında aksaklıkları önleyebilir. DFF_2 ve DFF_4'ün yarı kararlı durumlarından sel, DFF_2 ve DFF_4 tarafından çıkan sinyallerin eşzamanlı değişikliklerini önlemek için sırasıyla ve_1 ve ve_3'dan sonra DFF_1 ve DFF_3 eklenir.
2.3 Alıcı
SpaceWire bağlantı katmanı DS kodlama şemasını benimser Strobe sinyali seri veri sinyali ile birlikte gönderilir ve alıcı uç, sadece özel OR verilerini ve flaş sinyalini kullanarak saat sinyalini çıkarabilir. Bu yöntem, alış eğriltme marjını geleneksel saat ve veri modunun 0.5 bitlik süresinden 1 bit zamana yakın bir zamana geliştirir ve daha iyi titreşim toleransına sahiptir. Bununla birlikte, alınan verilerin saati, alınan DS kodlu sinyalin XOR'u tarafından elde edildiğinden, alıcının veri saati sinyali senkronize değildir ve kurtarma zordur.
Veri saati kurtarmayı gerçekleştirmek için, bir yöntem Xilinx FPGA'ya dayanır, DS XOR'dan sonra sinyalde belirtilen gecikmeyi gerçekleştirmek için programlanabilir mutlak gecikme birimi iyodelay'ı kullanmayı seçin ve saat doğru bir şekilde kurtarılabilir.Şekil 5'e göre, DS sinyalinin özelliklerini analiz edin. Daha sonra, daha genel bir yöntem edinin:
DS kodlaması, formül (1) ve formül (2) olarak tanımlanır:
Gönderenin mantık formülü şöyledir:
D veri sinyali olduğunda, S flaş sinyalidir ve CLK veri saatidir. DS sinyal değişikliğinin özelliklerine göre, DS sinyalinin her bir dönüşümünün sinyalin sadece bir bitine sahip olduğu ve onu dönüştürdüğü bulunabilir.İki dönüşümden sonra, DS verileri tersine çevrilecektir Sağdaki şekil bu olguyu daha açık bir şekilde gösterebilir.
Şekil 5'ten görülebileceği gibi, saat sinyali yükselen bir kenar olduğunda, veri ve flaş sinyalleri, Şekil 5'in sağ yarısında sağ çeyrekte gösterildiği gibi faz içi fazdan ters faza geçişe maruz kalır; aynı şekilde, ancak ve ancak saat sinyali ise Düşen kenarda, veri ve strobe sinyalleri, Şekil 5'in sağ yarısında sol çeyrekte gösterildiği gibi, ters çevrilmiş durumdan faz içi duruma atlar. Yukarıdaki analiz sonucuna göre tasarlanmış DS veri saati kurtarma devresi Şekil 6'da gösterilmektedir.
Şekil 6'daki devre XOR kapıları, mandalları ve flip-flop'lardan oluşur.Saat sinyali yükselen bir kenar olduğunda, faz içi durumdaki veri verileri değişmeden kalacaktır.Saat sinyali düşen bir kenar olduğunda, ters çevrilmiş durumdaki veri verileri olacaktır. Değiştirmeden tutun, böylece sonraki aşama tetikleme saati atladığında tetikleme veri sinyalinin kurulma zamanını sağlayın. Flip-flop tarafından 2 bitlik veri çıkışı, işlem için sonraki alıcı modüle çıkan eşzamanlı olarak alınan veri sinyalidir.
2.4 Veri önbelleği
SpaceWire karakter katmanı tanımına göre, protokol bağlantısı 5 çeşit karakter ve 2 çeşit kontrol kodu iletebilir, format Şekil 7'de gösterilmiştir.
En uzun zaman kontrol kodu karakteri 14 bit içerdiğinden, bu tasarımdaki gönderici, veri formatı dönüşümünü tamamlamak için 2 set 7 bitlik veri arabelleği kullanır ve bunlardan birini saatin yükselen ve düşen kenarlarına göndermek için DDR veri iletimini kullanır. Şekil 8'de gösterildiği gibi grup önbellek verileri. Kontrol basamağı, son veri iletiminin tamamlanmasından önceki ikinci saat döngüsünde hesaplanır ve aktarım tamponu, önceki saat döngüsünde gönderilecek karakterlerle doldurulur ve ardından veri gönderilir. Alıcı, 5 çift kaydırma yazmacı grubu kullanır, ilk olarak alınan karakterin başlangıç konumunu belirler ve eşlik kontrolü gerçekleştirirken, alınan karakterin türünü belirler ve alıcı FIFO'ya kaydeder.
Şekil 7 ve Şekil 8'de "p" veya alt simge "p" olarak tanımlanan bit, bitin karakterin kontrol basamağı olduğunu ve "c" veya alt simge "c" olarak tanımlanan bitin, bitin Karakterin kontrol bitleri ve ok, bağlantı üzerindeki karakterdeki bitlerin aktarım sırasını gösterir.
2.5 Akış kontrol mekanizması
Ana bilgisayarın arabellek taşmasının neden olduğu veri kaybını önlemek için, bağlantının bir ucu (B ucu), B ucunun hazır olduğunu ve belirli miktarda veri alabileceğini belirtmek için diğer uca (A ucu) bir FCT gönderir.
2.5.1 İtibar sayısı değeri
Gönderenin aşağıdaki gibi gönderebileceği N-Karakter sayısını yetkilendiren bir kredi sayısı (Kredi Sayımı) tutması gerekir.
ErrorReset durumunda, itibar sayım değeri sıfırdır.Bağlantı arabirimi bir FCT aldığında, itibar miktarı sayım değeri 8 artar ve bir N-Char her gönderildiğinde itibar sayısı değeri 1 azalır. İtibar sayım değeri sıfır olduğunda, N-Char göndermeyi durdurur, ancak itibar sayısını 8'e çıkarmak için tekrar FCT alana kadar L-Char göndermeye devam edebilir.
Maksimum kredi sayısı, alıcı arabellek boyutuna göre ayarlanır (1 FCT, alıcı arabellekteki 8 N-Karakterlik depolama alanına karşılık gelir) ve 56'yı (yani 7 FCT) geçmez. İtibar sayım değeri maksimum değerine ulaştığında veya ona yakın olduğunda (yani maksimum değere olan mesafe 8'den az olduğunda) ve başka bir FCT alındığında, itibar sayma değeri artık artmayacak ve itibar sınırı hatası bayrak aracılığıyla bildirilecektir.
2.5.2 Ödenmemiş Sayım Değeri
Bağlantı arabirimi, almayı beklediği ancak ödenmesini beklediği N-Karakter sayısının, yani aşağıdaki gibi bir FCT isteği göndererek göndermesi gereken sayının bir sayım değerini (Ödenmemiş Sayı) korumalıdır.
Sıfırlamada, ilk ödenmemiş sayım değeri 0'dır. Bağlantı hatası oluştuğunda, ödenmemiş sayı değeri kaydedilir ve sonraki yeniden başlatmada başlangıç değeri olarak yüklenir. Bir FCT gönderildikten sonra, ödenmemiş sayı değeri 8 artar ve her biri alındığında N-Char, ödenmemiş sayım değeri 1 azaltılır. Ödenmemiş maksimum sayım değeri 56'dır (yani 7 FCT). Olağanüstü sayacın 8 tane daha seçkin N-Karakterlik bir marjı olmadığı ve alıcı arabellekte bu 8 N-Karakter için yer olmadığı sürece, verici FCT gönderemez.
3 Test ve doğrulama
Bu sistem FPGA, Xilinx'in Virtex 4 serisi xc4vsx55'i ana kontrol çipi olarak seçer, mantık tasarımı ve doğrulama için Verilog dil programlamasını kullanır, aynı anda FPGA üzerinde iki düğüm kontrolcüsünü başlatır ve konfigürasyon kayıtlarını okuyup yazarak SpaceWire düğümünü kontrol eder. Simülasyon sonuçlarından, düğüm denetleyicisinin protokolde belirtilen bağlantı başlatma ve veri aktarım fonksiyonlarını gerçekleştirdiği ve kontrol karakterlerinin ve verilerin bağlantı üzerinde doğru bir şekilde iletildiği görülebilir.
Denetleyici, özel entegre çip Loongson 1E300'de uygulanır, test ortamı oluşturulur ve StarDundee'nin standart test ekipmanı olan SpaceWire bağlantı analizörü, veri aktarım sürecinin senkronizasyonunu ve doğruluğunu doğrulayan düğüm denetleyici yongası ile veri iletmek için kullanılır. Seks. Link analizörünün test sonucu, ASIC tarafından tasarlanan düğüm denetleyicisinin sinyal iletim hızının 200 Mb / sn'ye ulaşabildiğini, veri iletiminin normal olduğunu ve protokolde belirtilen işlevin karşılandığını gösteren Şekil 9'da gösterilmektedir.
4. Sonuç
Havacılık alanında ortaya çıkan yüksek hızlı veri yolu standartlarından biri olan SpaceWire, yüksek veri hızı, basit arayüz ve uygun genişletme gibi birçok avantaja sahiptir. Bu makalede önerilen bir SpaceWire düğüm denetleyicisinin gerçekleştirme yöntemi, birden çok saat alanı, veri saati kurtarma, saat değiştirme ve akış kontrolünün tasarlanmasındaki zorlukları çözer. Tasarım yöntemi FPGA simülasyonu ile doğrulandı ve özel bir entegre çipte başarıyla uygulandı Düğüm denetleyicisinin Ar-Ge tasarımı güçlü mühendislik uygulanabilirliğine sahiptir.
Referanslar
ECSS, ECSS-E-ST-50-12C. SpaceWire bağlantıları, düğümler, yönlendiriciler ve ağlar. Noordwijk, Hollanda: ESA-ESTEC Gereksinimler ve Standartlar Bölümü, 2003.
JULIUSSON D. The fast codecdevelopment.Space-Wire-2013 Proceedings of the 5th International SpaceWire Conference.Gothenburg, İsveç: Space Technology Center, University of Dundee, 2013: 316-318.
Tang Ping, Li Huijun SpaceWire Codec alıcı FPGA zamanlama tasarımı Mikrobilgisayar Bilgileri, 2009, 25 (2): 178-179, 198.
CHRIS MCCLEMENTS, STEVE PARKES. SpaceWire standardı: düşük hızlı sinyal hızları. SpaceWire-20082. Uluslararası SpaceWire Konferansı Bildirileri Nara, Japonya: Uzay Teknolojisi Merkezi, Dundee Üniversitesi, 2008: 41-44.
Wei Jiaming. The Art of Verilog Programming Beijing: Publishing House of Electronics Industry, 2014.
NOMACHI M, ISHII S, KURODA Y, et al. FPGA için yarış koşulsuz SpaceWire kod çözücü.SpaceWire-20103. Uluslararası SpaceWire Konferansı Bildirileri, St.Petersburg, Rusya: Uzay Teknolojisi Merkezi, Dundee Üniversitesi, 2010: 173-175 .
Yan Mengting, An Junshe, Gong Quanming. RMAP mekanizmasına dayalı SpaceWire yerleşik yüksek hızlı veriyolunun tasarımı ve uygulaması. Elektronik Teknoloji Uygulaması, 2016, 42 (1): 108-110, 114.
Zhao Yunfu, Wu Yifan, Sun Qiang ve diğerleri SpaceWire veriyolunun akış kontrol mekanizması üzerine araştırma.Microelectronics and Computer, 2016, 33 (1): 1-5.
Xia Yuwen. Verilog Digital System Design (4th Edition) Pekin: Beihang University Press, 2017.
yazar bilgileri:
Liu Meng 1, 2, Anjunshe 2, Shi Yilong 1, 2, Jiang Yuanyuan 2, Jiang Wenqi 3
(1. Çin Bilimler Akademisi Üniversitesi, Pekin 100190; 2. Ulusal Uzay Bilimi Merkezi, Karmaşık Havacılık Sistemi Entegre Elektronik ve Bilgi Teknolojisi Laboratuvarı, Pekin 100190;
3. Loongson Technology Co., Ltd., Pekin 100095)
