Yapı optimizasyonu ve tasarım ve simülasyon işbirlikçi süreci aracılığıyla yüksek hızlı seri veri yolu
Wu Jun1, Huang Gang1, Zhuang Zhemin2
(1. Shenzhen Yibo Technology Co., Ltd., Shenzhen, Guangdong 518057; 2. Cadence Shenzhen Şubesi, Shenzhen, Guangdong 518000)
56 G PAM4, son yıllarda yüksek hızlı seri veri yolu tasarımında yeni bir sıcak nokta haline geldi ve endüstri de 56 G NRZ ve 112 G PAM4'ün gerçekleştirilmesine dikkat etmeye başladı. Hız artışı, kanal tasarımında, özellikle pasif kanal performansının önemli bir göstergesi olan yol yapısının optimizasyonunda zorluklar getiriyor. İki yönden yapı optimizasyonu yoluyla tanıtın: İlk olarak, optimizasyonun doğruluğunun nasıl sağlanacağını ve simülasyon testi kalibrasyon yöntemi süreci ile yapının doğru S parametrelerinin nasıl elde edileceğini tartışın.Yapıyı optimize etmenin ön koşulu, doğru simülasyondur. Test sonuçlarının kalibre edilmesi temelinde, simülasyon yoluyla nasıl doğru yapılacağı tartışılır ve farklı optimizasyon yöntemlerinin sonuçları ve etkileri karşılaştırılır. Aynı zamanda, Cadence Sigrity'nin tasarım ve simülasyon optimizasyonunun verimliliğini artıran ve daha da önemlisi tasarım ile simülasyon arasındaki iletişimin verimliliğini artıran ve zayıf iletişimin etkisini azaltan yeni HSSO (Yüksek Hızlı Yapı Optimizasyonu) aracına ve sürecine dikkat edin. Kalite sorunları.
Yüksek hızlı seri tasarım; aracılığıyla; simülasyon testi kalibrasyonu; HSSO
Çin Kütüphanesi Sınıflandırma Numarası: TN4; TN91
Belge tanımlama kodu: Bir
DOI: 10.16157 / j.issn.0258-7998.179004
Çince alıntı biçimi: Wu Jun, Huang Gang, Zhuang Zhemin. Yapı optimizasyonu ve tasarım ve simülasyon işbirlikçi süreci (HSSO) aracılığıyla yüksek hızlı seri veri yolu. Elektronik Teknoloji Uygulaması, 2017, 43 (8): 32-36.
İngilizce alıntı biçimi: Wu Jun, Huang Gang, Zhuang Zhemin.Yapı optimizasyonu ve tasarım ve simülasyon işbirliği yoluyla (HSSO). Application of Electronic Technique, 2017, 43 (8): 32-36.
0 Önsöz
Bilinen Gigahertz Ethernet'ten 10 G-KR standardına, mevcut ana akım 100 G-KR4 Ethernet, 25/28 G-VSR tasarımına, Ethernet protokolleri açısından yüksek hızlı seri sinyal hızlarının sürekli iyileştirilmesiyle, Şimdiye kadar 56 G-PAM4 ve hatta 112 G tasarımları yavaş yavaş sahneye çıktı. Hız artmaya devam ettikçe, sinyal dalgaboyu da hızla kısalır PCB kanalı için, tepedeki küçük bir yolun boyutu, başlangıçtaki göze çarpmama durumundan sinyal dalga boyuna kadar sinyal dalga boyuna bağlıdır (56 GHz sinyalinin dalga boyu yaklaşık 100 mildir). Bu durumda, yolun kendisinin tasarımından kaynaklanan empedans uyumsuzluğunun tüm kanal üzerinde çok büyük bir etkisi olacaktır. Yolculuğun etkisi yavaş yavaş ihmal edildi ve şimdi neredeyse kanal tasarımının başarısını veya başarısızlığını belirliyor. Öte yandan, geçiş yapısının empedans tasarımını optimize etmek her zaman zor bir nokta olmuştur Küçük bir geçiş yapısında optimize edilebilecek birçok parça vardır. Bu nedenle, simülasyon doğruluğunu sağlarken geçiş yapısının verimli bir şekilde nasıl optimize edileceği, herkesin peşinden koştuğu sıcak bir konu haline geldi.
1 PCB vialarına giriş
1.1 Yol türlerine giriş
Vias, çok katmanlı PCB'lerin önemli bir parçasıdır ve farklı katmanların sinyallerini birbirine bağlamaya yarar. Süreç açısından, PCB yollar genellikle Şekil 1'de gösterildiği gibi kör yollar, gömülü yollar ve geçiş yolları olarak üç kategoriye ayrılır.
Sinyal bütünlüğü açısından, yolun kendi parazitik kapasitansına ve parazitik endüktansa sahip olduğunu biliyoruz. Yaklaşık hesaplama formülleri denklemler (1) ve (2) 'de gösterildiği gibidir:
Bunlar arasında, geçiş deliği anti-tampon çapı D2, geçiş deliğinin kendi yastık çapı D1, PCB kalınlığı TD, substrat dielektrik sabiti , geçiş deliği uzunluğu h ve geçiş deliği delme çapı d'dir.
Yolun parazitik kapasitansı esas olarak sinyalin yükselme süresini yavaşlatacak ve yüksek frekanslı bileşenleri zayıflatacaktır. Parazitik endüktans daha büyük bir etkiye sahiptir ve sinyaller arasındaki çapraz iletişimi artıracaktır Güç tedarik zincirinde, yolun parazitik endüktansı ayrıca dekuplaj kapasitörünün etkisini azaltacak ve filtrelemenin etkisini zayıflatacaktır. Ve bunların kombinasyonları genellikle TDR empedansında bir azalmaya yol açar, bu da bağlantıda belirgin bir empedans uyumsuzluk noktası haline gelir ve bu da yüksek hızlı sinyal iletiminin kalitesini ciddi şekilde etkiler.
1.2 Sinyal bütünlüğünün etkisine giriş
Maliyet ve diğer faktörler nedeniyle, mevcut endüstri hala en yüksek yollardan yararlanma oranına sahiptir.Aşağıdaki şekil, (kadans sigrity yazılımı tarafından çıkarılmış) aracılığıyla ortak bir sinyalin üç boyutlu bir modelidir. Şekil 2'de gösterildiği gibi, genellikle aşağıdaki optimizasyon noktaları vardır.
Doğrulamak için pasif parametrelerden, optimize edilmemiş yol ile daha iyi optimize edilmiş yol arasındaki ekleme kaybının karşılaştırması Şekil 3'te gösterilmektedir.
28 G / 56 GVSR standardı açısından yukarıdaki şekildeki optimize edilmemiş sonuçları takip ederseniz tüm kanalın marjını tüketmek için tek bir yol yeterlidir. Şekil 4'te gösterildiği gibi.
2 Simülasyona giriş ve simülasyon testi kalibrasyonu
DUT'un gerekli pasif parametreleri test ve simülasyonla elde edilir Simülasyon, gömme için endüstride yaygın olan TRL kalibrasyon yöntemini kullanır ve simülasyon için Cadence'in 3D-EM yazılımını kullanır.
Bu makalede, yollarla ilgili derinlemesine araştırma yapılarak, farklı yol yapılarına sahip DUT'lar analiz için yapılmıştır. Bazı temsili test sonuçları aşağıdaki gibidir.
2.1 Via sayısının test doğrulaması
Farklı geçiş deliklerinin test doğrulaması Şekil 5'te gösterilmektedir.
Şekil 6, üç durumda geri dönüş kaybı ve ekleme kaybının karşılaştırmasını göstermektedir.
Uzun bir Stub yolunun yüksek frekanslarda daha zararlı olduğu ve 4 yol ile 2 yol arasındaki kayıp farkının çok küçük olduğu test sonuçlarından görülebilmektedir.
2.2 Tampon tedavisi yoluyla karşılaştırmalı doğrulamanın yapılıp yapılmayacağı
Şekil 7, tampon muamelesi yoluyla gerçekleştirilip gerçekleştirilmeyeceğine ilişkin modellerin karşılaştırmasını göstermektedir. Karşılaştırma sonucu Şekil 8'de gösterilmektedir.
Yolun yastıklama önleyici oyuk açma işleminin gerçekleştirilip gerçekleştirilmemesinin bağlantı üzerinde nispeten büyük bir etkiye sahip olduğu görülebilir.
Modelin S parametrelerini test yöntemi ile elde etmenin yanı sıra, bu makale test sonuçları ile karşılaştırmak için 3D-EM yazılım simülasyonunu da kullanır.Sonuçlar Şekil 9'da gösterilmiştir.
3D-Em simülasyon sonuçlarının gerçek ölçüm sonuçlarına iyi bir şekilde karşılık geldiği görülebilir, bu da yazılımın simülasyon doğruluğunun nispeten ideal olduğunu kanıtlar.
3 HSSO simülasyon verimliliğini artırır
Yazılımın simülasyon doğruluğunu doğruladıktan sonra, kadans bu yıl HSSO adlı yeni bir süreci de başlattı; bu, özellikle yol yapısı için çok hızlı tarama optimizasyonu gerçekleştirerek simülasyon ve tasarımın verimliliğini büyük ölçüde artırdı.
HSSO (High Speed Structure Optimizer), bu süreç, çözüm analizi için tam üç boyutlu sonlu eleman algoritmaları kullanılarak 3D-EM yazılımına entegre edilmiştir. Geleneksel optimizasyon süreciyle karşılaştırıldığında, Şekil 10'da gösterildiği gibi HSSO'nun ana avantajları şunları içerir:
(1) Düzenin bir kısmı Allegro yazılımından yakalanabilir ve simülasyon için doğrudan 3D-EM'ye aktarılabilir. BGA çıkışları ve dizi modelleme gibi bazı karmaşık yapılar için verimlilik önemli ölçüde geliştirilebilir.
(2) Düzenin yapısını akıllıca tanımlayın, pedleri, anti-pad'leri, Rota Koruma'yı, çizgi genişliğini ve çizgi uzunluğunu parametrelendirin ve simülasyon sırasında parametrik taramayı gerçekleştirin.
(3) RL / IL maskesi sağlayın, kullanıcıların uygun yapısal parametreleri hızlı bir şekilde seçmelerine yardımcı olmak için otomatik olarak simülasyon raporu oluşturun.
(4) Simüle edilen ara bağlantı yapısı, optimizasyondan önce düzeni güncellemek veya değiştirmek için Allegro'ya aktarılabilir ve tüm ara bağlantı yapısı, yerleşim sırasında yanlış değişiklik nedeniyle tutarsız yerleşim uygulaması ve simülasyon yapısı sorununu ortadan kaldıran bir sembol olarak kullanılır.
Şekil 11'de gösterildiği gibi, yol dizisi alanının diferansiyel çıkış yönteminin örneği deney panosundan yakalanır ve simülasyon optimizasyonu için HSSO sürecine aktarılır.
Bu örnekte, via anti-pad'in boyutu, BGA alanındaki iz genişliği ve BGA alanı dışındaki izin genişliği gibi parametreler taranmaktadır.
Ardından, Şekil 12'de gösterildiği gibi her bir durumun S parametrelerini almak için tarayın.
Ardından, şablonu Şekil 13'te gösterildiği gibi yukarıdaki tüm durumları filtreleyecek ve gereksinimleri karşılayanları bulacak şekilde ayarlayabilirsiniz.
Bir simülasyon raporu oluşturun, Durum1'in sonucunun Şekil 14'te gösterildiği gibi S parametresi şablonunun gereksinimlerini karşıladığını görebilirsiniz.
Orijinal tasarımın (düz çizgi) ve optimize edilmiş yapının (kesikli çizgi) dönüş kaybı ve TDR karşılaştırması Şekil 15'te gösterilmektedir.
Son olarak, Case11'in optimize edilmiş yapısı, Şekil 16'da gösterildiği gibi, orijinal yol yapısını değiştirmek için Allegro'ya geri aktarılabilir.
4. Sonuç
(1) Hız ne kadar yüksekse, yolların etkisi o kadar büyük ve yolların optimizasyonunun zorluğu da o kadar büyük olur.
(2) Simülasyon testlerinin karşılaştırılmasıyla, kadansın 3D-EM'sinin simülasyon yoluyla doğru sağlayabildiği doğrulanmıştır.
(3) Kadans simülasyon yazılımının HSSO modülü, geçiş yapısını hızlı ve doğru bir şekilde optimize edebilir, bu da optimizasyon yoluyla tasarımın verimliliğini büyük ölçüde artırır.
Referanslar
Wu Jun, Wang Hui, Zhou Jiayong Cadence Baskılı Devre Kartı Tasarımı: Allegro PCB Editor Tasarım Rehberi Elektronik Endüstrisi Basını.
Zhong Zhangmin, Xiao Dingru, Wang Hui. Cadence yüksek hızlı devre tasarımı - Allegro Sigrity SI / PI / EMI tasarım kılavuzu Elektronik Endüstrisi Basın.
70126_OIF_112G_Panel_Complete_Slide_Deck_DesignCon17.
SLIDES_10_PAM4_Signaling_for_56G_Serial_Zhang_1 (DesignCon17).
An-Yu Kuo.PowerSI-3DFEM Teorisi, Doğruluk ve Performans.
