"Mükemmel Blog" Gelişmiş FPGA Tasarımı-Bölüm 4: Saatler Arası Etki Alanı Sorunları
FPGA tasarımında, yalnızca bir saatin kullanılması olası değildir. Bu nedenle, saat alanları arasında sinyal işleme sorunu, sık sık karşılaşmamız gereken bir konudur.
Çapraz saat etki alanı sinyali işlenmezse, 2 soruna neden olur:
(1) Yüksek frekanslı saat alanı, düşük frekanslı saat alanına bir darbe sinyali verirse, darbe örneklenemeyebilir.Şematik diyagram aşağıdaki gibidir, clk2 hiç darbeyi örnekleyemez
(2) Metastabilite sorunu
Metastabiliteyi açıklamadan önce, ne olduğunu anlamamız gerekir Kuruluş zamanı ile Zaman tutun
Kurulum süresi: Saat kenarı gelmeden önce, örneklenen sinyal bir süre önceden kararlı bir duruma girmelidir.Bu süreye kurulum zamanı denir
Tutma süresi: Saat kenarı geldikten sonra, örneklenen sinyal bir süre boyunca sabit kalmalıdır.Bu süreye tutma süresi denir
Yarı kararlı durum, kurulum süresinin ve tutma süresinin memnuniyetsizliğinden kaynaklanır. Aşağıdaki şekilde gösterildiği gibi, kurulum süresi karşılanmaz ve dout'un belirsiz bir değer, yani yarı kararlı olmasına neden olur.
Metastabilite ciddi sonuçlara neden olabilir. Tıpkı emir veren bir general gibi, eğer bu yarı kararlı bir emirse, Asker A emri bir suç olarak değerlendirebilir ve Asker B, emri bir geri çekilme olarak yargılayabilir ve bu da büyük bir kafa karışıklığına neden olur.
çözüm:
1. Tokalaşma işlemi
Soru 1'de açıklanan durum için, yani hızlı saat alanı, yavaş saat alanına bir darbe sinyali iletir ve yavaş saat alanı, darbeyi örnekleyemeyebilir. Şu anda, sorunu çözmek için bir el sıkışma işlemine ihtiyaç vardır.
İlk olarak, hızlı saat alanı puls sinyalini sürekli bir sinyale dönüştürmelidir Yavaş saat alanı sürekli sinyali örnekledikten sonra, blok saat alanını sürekli sinyali alçağa çekmek için bilgilendirmek için bir geri besleme sinyali döndürür.
2. Faz kontrolü:
Aşağıdaki iki durumu düşünün:
Durum 1:
Durum 2:
Yukarıdaki iki durumda, veri yavaş saat ile değişir.Şimdi verileri hızlı saat modülüne gönderin. İki durum arasındaki tek fark, saat fazındaki farktır, ancak bu durum 1'in kurulum ve bekletme süresini karşılamasına neden olur, ancak durum 2 kurulum süresini karşılamaz.
Bu nedenle, saat alanları boyunca saat fazı kontrolü, saat alanının normal işlevini belirlemede anahtar faktördür.
Bu durum genellikle DCM modülünü kullandığımızda ortaya çıkar ve daha sonra giriş ve çıkış arasındaki faz ilişkisini kontrol edebiliriz. Faz sorunlarının neden olduğu saatler arası etki alanı sorunlarından kaçınmak için özel gereksinimler olmadan faz için 0 seçilmesi önerilir.
3. Çift atlama tekniği (iki vuruş)
Çoğu durumda, tasarımcı iki saat arasındaki faz ilişkisini kontrol edemez, bu nedenle şema 1 pek uygun değildir.
Çapraz saat sinyali ise Tek bit Signal, çözmek için çift atlama teknolojisini kullanabiliriz.
Daha önce de belirtildiği gibi, generalin yarı kararlı komutu, askerlerin farklı kararlar vermesine neden olacak ve çift zıplama tekniği, önce yarı kararlı komutu belirli bir komuta dönüştürmek ve sonra onu askere iletmektir. Bu şekilde, tüm askerler birleşik bir şekilde hareket etmeden önce birleşik emirler alır.
Kod şu şekildedir: Günah saat alanı sinyalini geçerse, sreg muhtemelen yarı kararlı bir sinyaldir, ancak sout kesin bir sinyaldir.Bu sinyal belirli bir 0 veya belirli bir 1 olabilir, ancak daha sonra bunu alması garanti edilebilir. Sinyalin modül yargısı birleştirilmiştir.
4. Eşzamansız fifo
Şema 2 ve 3 yalnızca tek bitli sinyaller için kullanılabilir ve çok bitli sinyaller için geçerli değildir. Çift atlama teknolojisi yalnızca belirli bir değerin çıktısını garanti edebildiğinden, belirli değerin 0 veya 1 olup olmadığını garanti edemez. Örneğin, 4'b1111 saat alanları arasında iletilir. Çift atlama teknolojisi kullanılırsa, 4'b1010 olabilir, buna izin verilmez nın-nin.
Şu anda, eşzamansız fifo, saat etki alanları arasında veri aktarmak için kullanılabilir.Asenkron fifo'nun kullanımı ile ilgili olarak, çok basittir ve burada ayrıntılı olarak açıklanmayacaktır.
