SIP Konseptine Dayalı Elektrik Kontrol Kombinasyonunun Tasarımı ve Uygulanması
Mikroelektronik ve bilgisayar teknolojisinin gelişmesiyle birlikte havacılık ve havacılık alanlarındaki elektronik sistemler, entegrasyon, entegrasyon, bilgi, modülerleştirme, zeka ve genelleme yönünde giderek gelişmektedir. Araştırma geçmişi olarak belirli bir ticari roketin üst düzey elektronik sisteminin entegrasyonu, entegrasyonu ve genelleştirilmesi gereksinimlerine dayanarak ve entegre devre sistemlerinin tasarım konseptine atıfta bulunan bu makale, dijital-analog hibrit FPGA çipine dayalı bir kombine elektrik kontrol kontrol sistemi önermektedir. Minyatürleştirme, çevresel izolasyon sürücü devresini ve katı hal anahtar dizisini küçültmek ve VITA-46 standart 3U yapısında üst düzey elektrik kontrol kombinasyonunun tasarımını tamamlamak için mikrodalga izolasyonu gibi düzlemselleştirme teknolojisini kullanan bir SIP sistemi yöntemidir. Ve uygulama, hacim ve ağırlık, geleneksel tasarımın üçte birinden daha azdır, iletişim hızı yaklaşık yüz kat artmıştır ve çok yönlülük, güvenilirlik, güvenlik ve test edilebilirlik gibi performans göstergeleri önemli ölçüde iyileştirilmiştir.
1 Sistem şeması tasarımı
Belirli bir modelin üst düzey entegre elektronik sistemi, sistemdeki elektrik kontrol kombinasyonu için yüksek hızlı, minyatürleştirilmiş, hafif ve yüksek güvenilirlik gereksinimlerini ortaya koyan yeni bir modüler kavramsal birim (MCU) tasarım konseptini bir bütün olarak benimser. Üst düzey entegre elektronik sistemde önemli bir işlevsel birim olarak, elektriksel kontrol kombinasyonunun çok kanallı güç dağıtım kontrolüne, düzinelerce sıralı ateşleme kontrol kanalına, çok kanallı analog sinyal alımına, çok kanallı anahtarlama sinyali edinimine, acil durum kontrolüne ve Gigabit optik fiber Ethernet'e sahip olması gerekir. Ağ iletişimi ve durum bilgisi raporlama gibi işlevler, kontrol sistemindeki yardımcı sağlık yönetimi sistemi aracılığıyla ana kontrol sistemi gibi kilit parçaların çalışma durumunun gerçek zamanlı izlenmesini gerektirir ve sistemin gerçek zamanlı çalışma durumu CAN veriyolu üzerinden raporlanabilir.
Talep analizi sayesinde, üst seviye elektrik kontrol kombinasyonu, SIP kontrol sistemi, güç izolasyon dönüştürme modülü, mikrodalga izolasyon sürücü modülü, izolasyon amplifikasyon modülü, izolasyon örnekleme modülü ve katı hal anahtar dizisinden oluşur.SIP kontrol sistemi, ana kontrol sistemi ve yardımcılardan oluşur. Sağlık yönetim sistemi iki bölümden oluşmaktadır. Ana kontrol sistemi, ikili yedekli 1000BASE-X veriyolu aracılığıyla ana bilgisayardan talimatları alabilir.Mikrodalga izolasyon sürücü modülü tarafından elektriksel izolasyondan sonra, elektrikli ekipman için zamanlama ateşlemesini ve güç dağıtım kontrol çıkışını tamamlamak için katı hal anahtar dizisini kontrol eder ve koşullandırma devresinin giriş voltajını toplayabilir Dijital ve anahtar miktarları gibi sinyaller 1000BASE-X üzerinden üst bilgisayara yüklenir ve acil durum kontrol fonksiyonlarına sahiptir; ana kontrol sistemi tek çipli dijital-analog hibrit FPGA işlemci ile gerçekleştirilir. Yardımcı sağlık yönetim sistemi temel olarak sıcaklık toplama, güç kaynağı voltaj toplama, ana kontrol sistemi konfigürasyon durumu algılama, ana kontrol sistemi kalp atışı algılama, SIP modülü yaşam döngüsü bilgi kaydı (güç açma süresi, açılış süreleri, ana kontrol sistemi yazılım sürümü vb. Dahil) vb. İçerir. Yumuşak çekirdek, tek çipli Flash mimarisine sahip bir dijital analog hibrit SoC işlemciden oluşur. Üst seviye elektrik kontrol kombinasyonunun blok şeması Şekil 1'de gösterilmektedir.
2 SIP kontrol sistemi tasarımı
2.1 Ana kontrol sistemi tasarımı
Ana kontrol sistemi, ateşlemeyi zamanlama, güç dağıtım kontrolü, anahtar değeri elde etme, analog değer edinme ve gerçek zamanlı durum izleme işlevlerini tamamlamak için temel olarak üst bilgisayardan talimatlar alır. Ana kontrol sistemi tasarımı şunları içerir: ana protokol motor çekirdeği, Gigabit optik fiber Ethernet iletişim çekirdeği, analog sinyal işleme çekirdeği, anahtar geri bildirim çekirdeği, anahtar kontrol çekirdeği, acil durum kontrol çekirdeği, bilgi depolama çekirdeği ve zaman senkronizasyon çekirdeği. Kontrol çekirdeği, diğer yumuşak çekirdeklerle veri alışverişini tamamlamak için yonga üzeri veriyolunu kullanır Ana kontrol sistemi mimarisinin mantık blok diyagramı Şekil 2'de gösterilmiştir. İki yedekli veri yolu iletişim kontrolünü gerçekleştirmek için tasarımda iki özdeş Ethernet iletişim çekirdeği somutlaştırılmıştır.Her Ethernet çekirdeği, ana protokol motor çekirdeği ile veri etkileşimini tamamlamak için özel bir FIFO ile tasarlanmıştır; ana protokol motor çekirdeği, ana protokol motor çekirdeği tarafından alınır Ana protokol iletim motoru çekirdeğinden oluşan alıcı motor çekirdeği, temel olarak veri paketini açma, uygulama katmanı CRC kontrolü, veri dağıtımı ve dağıtımını tamamlar; iletim motoru çekirdeği esas olarak iletim verileri CRC hesaplamasını tamamlar ve verileri uygulama katmanı iletişim veri formatına paketler ve gönderir. Ethernet iletişim çekirdeği ve diğer işlevler için; alt işlev çekirdekleri sırasıyla ayarlanan işlevleri tamamlar, paralel olarak çalışır ve ana protokol motor çekirdeği ile veri etkileşimini tamamlamak için özel bir FIFO tasarlar.
2.1.1 Gigabit Ethernet iletişim çekirdeği tasarımı
Gigabit Ethernet iletişim çekirdek mimarisi 1 UDP çekirdeği, 1 alıcı FIFO ve 1 gönderen FIFO içerir; UDP çekirdek kontrol sistemi, 5 alt çekirdek de dahil olmak üzere UDP protokol iletişimini uygular, yani Ethernet alıcı alt çekirdek IPReceiveCore_Unit ve Ethernet gönderimi Alt çekirdek IPSendCore_Unit, alıcı CRC kontrol alt çekirdek RecCrc_Unit, gönderen CRC kontrol çekirdeği SendCrc_Unit ve alıcı ara bellek RAM çekirdeği RecRam. Gigabit Ethernet iletişim çekirdeğinin ana mimarisi Şekil 3'te gösterilmektedir.
2.1.1.1 Ethernet alıcı çekirdek tasarımı
Ethernet alıcı çekirdeğini tasarlarken, Gmii_Rx_Dv'yi alıcı sinyal durumu bayrağı olarak, GMII_Rx_Er'i alıcı sinyal veri bayrağı olarak, Gmii_Rxd'yi alıcı veri sinyali arabirimi olarak tanımlayın ve ARP ön ekli diğer arabirimler, Ethernet gönderme çekirdeğine bağlanarak ARP sinyallerini iletmek için, örneğin Şekil 4'te gösterilmiştir. Ethernet alıcı çekirdek durum makinesinin kodlama yöntemi, üç bölümlü bir durum makinesi kullanılarak Tek Etkin kod (tek sıcak kod) olarak tasarlanmıştır. Kontrolör, alınan sinyalin geçerli olduğunu (Gmii_Rx_Dv == 1) algıladığında, boşta durumu (IDLE == 0) sona erdirir ve alım sürecine girer. Alma işlemi 3 aşamada tasarlanmıştır, her aşama karşılık gelen uzunlukta bir kayıt arabelleğine sahiptir, burada CRC hesaplaması Ethernet başlığının hedef MAC adresinden UDP veri alanının sonuna kadar başlar ve hedef IP adresi ve hedef bağlantı noktası numarası alınırken değerlendirilir. Bilginin eşleşip eşleşmediği. Eşleşirse, UDP verilerini alacak ve aynı anda BlockRAM'de arabelleğe yazacaktır.Çerçevenin sonunda tüm kontroller ve CRC kontrolleri geçildikten sonra, BlockRAM verileri, uygulama verilerini analiz etmek için ana protokol motoru için alıcı FIFO'ya yazılacaktır. Ayrıca veri alma sürecinde, alınan Ethernet çerçevesinin bir veri çerçevesi veya bir ARP çerçevesi olduğuna karar verilir.ArP çerçevesi ise, bir sorgulama çerçevesi olup olmadığı değerlendirilir ve hedef IP'nin eşleşip eşleşmediği kontrol edilir; bayrak biti kontrol geçildikten sonra ayarlanır, Ve Ethernet'e çekirdek yanıt ARP çerçevesini göndermesini bildirin, akış şeması Şekil 4'te gösterilmektedir.
2.1.1.2 Ethernet iletim çekirdeği tasarımı
Ethernet gönderme çekirdeğini tasarlarken, Gmii_Tx_En'i gönderen sinyal standardı olarak, Gmii_Tx_Er'i gönderen veri bayrağı olarak ve Gmii_Txd'yi gönderen veri sinyali olarak tanımlayın. Gönderme süreci şöyledir: İlk olarak, bir veri gönderme talebi algılandığında (ve gönderen çekirdek FIFO'nun Boş bayrağı 0 olduğunda), durum makinesi gönderme durumuna girer. Önce Gmii_Tx_En bayrağını 1'e ayarlayın ve verileri Ethernet çerçeve formatına göre Gmii_Txd'ye aktarın.UDP veri alanını gönderirken, gönderen FIFO'daki verileri sürekli olarak okuyun ve son olarak çerçevenin sonunda, durum makinesine CRC kontrol değerini gönderin Boş duruma dönün; ARP yanıt istekleri için, hiçbir veri talebinin gönderilmemesini sağlamak amacıyla, ARP yanıt çerçevelerini göndermek için atlayın. Veri isteği gönderme önceliği, ARP yanıt isteğinden daha yüksektir. Ethernet gönderen çekirdek süreci Şekil 5'te gösterilmektedir.
2.1.2 Ana protokol motor çekirdek tasarımı
Ana protokol motor çekirdeği, motor çekirdeğini alan ana protokol ve motor çekirdeğini gönderen ana protokol olmak üzere iki alt çekirdeğe bölünmüştür.İki alt çekirdeğin harici arayüz çalışması, FIFO bağlantı noktasının çalışmasıyla aynıdır ve iki modül arasında veri iletimi mantığını sağlamak için veri etkileşimi yoktur. .
2.1.2.1 Motor çekirdeğini alan ana protokolün tasarımı
Motor çekirdeğini alan ana protokol esas olarak Ethernet FIFO'nun verileri alıp almadığına karar verme ve Ethernet iletişim çekirdeğinin alıcı FIFO'sundan verileri okuma işlevlerini tamamlar. Ana kontrol sisteminin ikili yedekliliği nedeniyle, aynı anda yalnızca bir Ethernet veri yolu çevrimiçidir, bu nedenle veri yolu boştayken, ana protokol alan motor çekirdeği FIFO alan iki Ethernet'in boş olup olmadığını algılar; alıcı FIFO'lardan biri boş değilse, o zaman Yolun verileri aldığını, durum makinesinin atladığını ve alıcı FIFO'dan verileri okuduğunu belirtir; motor çekirdeğini alan ana protokol bir veri çerçevesini okumayı bitirdikten sonra CRC hesaplamasına atlar. CRC hesaplaması başarılı olursa ayarlanır CrcChecked bayrağı 1,
Aksi takdirde, 0'dır; motor çekirdeğini alan ana protokol, verileri alt işlev çekirdeği FIFO'ya yazar ve durum makinesi boşta durumuna atlar. Motor çekirdeğini alan ana protokolün durum diyagramı Şekil 6'da gösterilmektedir. Sistem iletişimi, 2 bayt çerçeve başlığı, 1 bayt komut türü, 1 bayt gönderme ve alma talimatı, 1 bayt hata süresi, karşılık gelen uzunluk veri içeriği, 2 bayt Crc kontrol değeri, 2 bayt çerçeve dahil olmak üzere belirli bir çerçeve biçimini benimser Kuyruk, Tablo 1'de gösterildiği gibi.
2.1.2.2 Ana protokol iletim motor çekirdeğinin tasarımı
Tasarım yaparken, tüm ana protokol iletim motoru çekirdeğini üç durumlu makineye bölün. İlk durum makinesinin işlevi, raporlanacak verileri karşılık gelen alt işlev çekirdeğinden okumak ve alt işlev çekirdeği 1 ila alt işlev çekirdeği N'deki FIFO'nun boş olup olmadığını taramak için yoklama işaretçisi yöntemini kullanmaktır; örneğin, belirli bir alt işlev Çekirdek FIFO boş değilse, verileri gönderen motor çekirdeğinin kayıt grubuna okuyun ve ardından üçüncü durum makinesinin gönderimi bitirmesini bekleyin.Gönderdikten sonra, bir sonraki alt işlev çekirdeğinin FIFO'sunu tarayın; eğer alt işlev çekirdeği varsa FIFO boşsa, sonraki alt işlev çekirdeğini tarayın; yoklamayı tamamladıktan sonra, ilk durum makinesi alt işlev çekirdeği 1'i taramaya geri döner. İkinci durum makinesinin işlevi, CRC kontrol değerinin hesaplanmasıdır.İlk durum makinesinin FIFO okumasını tamamladığı tespit edildiğinde, durum makinesi boşta durumdan çıkar ve karşılık gelen veri çerçevesinin CRC değerini hesaplamak için atlar; hesaplama tamamlandıktan sonra bekleyin Üçüncü durum makinesi, veri çerçevesi iletimini tamamlar ve boşta duruma geçer. Üçüncü durum makinesi, veri paketi iletimidir, ikinci durum makinesinin CRC kontrol değeri hesaplamasını tamamladığı ve bekleme durumunda olduğu tespit edildiğinde, üçüncü durum makinesi, boşta durumdan çıkacak ve verileri karşılık gelen çerçeve formatına paketleyecektir. İlgili Ethernet iletişim çekirdeğinin gönderen FIFO'suna; tamamlandıktan sonra, üçüncü durum makinesi boşta durumuna geri döner. Bu sırada, ikinci ve üçüncü durum makineleri aynı anda boş duruma geri döner ve birinci durum makinesi taramaya devam eder. Motor çekirdeğini gönderen ana protokolün durum diyagramı Şekil 7'de gösterilmektedir.
2.1.3 Alt işlev çekirdek tasarımı
Alt işlev çekirdekleri iki mimari halinde tasarlanmıştır; birincisi, bir alıcı-verici FIFO'ya sahip bir alt işlev çekirdeğidir ve ikincisi, bir çift bağlantı noktalı RAM'e sahip bir alt işlev çekirdeğidir. İlk mimarinin çalışma modu, alınan FIFO'nun boş olup olmadığını tespit etmek, boş değilse verileri okumak için atlamak, tamamlandıktan sonra bir döngüye atlamak ve ardından bu modülün gönderen FIFO'suna veri yazmak için atlamaktır; ikinci Bu mimarinin çalışma modu, birinci grubunkine benzer ve yargı koşulu, Alınan sinyal 1 olduğunda, fonksiyonel akışı almaya ve yürütmeye başlamasıdır. Anahtar geri besleme çekirdeği, anahtar kontrol çekirdeği, acil durum kontrol çekirdeği, bilgi depolama çekirdeği ve zaman senkronizasyon çekirdeği, birinci mimari tasarımını benimser ve analog sinyal toplama çekirdeği, Şekil 8'de gösterildiği gibi ikinci mimari tasarımını benimser.
2.2 Yardımcı sağlık yönetim sisteminin tasarımı
Assist Health Management'ın (AHM) işlevi, ana kontrol sisteminin gerçek zamanlı çalışma durumunu izlemek ve bilgileri işlenmek üzere ana bilgisayara yüklemektir. AHM sistemi, sistem yönetimini tamamlamak için ARM sert çekirdeğiyle entegre FPGA işlemciyi kullanır, sıcaklık toplama ve ana kontrol sistemi yapılandırma durum algılama işlevlerini gerçekleştirmek için CoreGPIO yumuşak çekirdeğini oluşturur ve güç kaynağı voltaj toplama ve SIP kontrol sistemi yaşam döngüsü bilgi kayıt işlevini gerçekleştirmek için CoreSPI yumuşak çekirdeğini oluşturur. Ana kontrol sisteminin kalp atışı algılamasını gerçekleştirmek ve ana kontrol sisteminin yazılım sürümü işlevini elde etmek için CoreUART'ı oluşturun.
Yardımcı sağlık yönetim sisteminin iş akışı şu şekildedir: ilk olarak güç açıldıktan sonra başlatılır.FpGA yongası bir Flash yapısı olduğundan, başlatma süresi ana kontrol sisteminden daha hızlıdır. Başlatma tamamlandıktan sonra SIP kontrol sisteminin son çalışma durumu bilgisi FRAM'den okunur ve kontrol edilir Ana kontrol sisteminin FPGA'sının konfigürasyon durumu, edinmenin tamamlanıp tamamlanmadığını görmek için ana kontrol sisteminin FPGA çalışma voltajı toplama modülünü tarayın, edinim tamamlandıysa, ana kontrol sisteminin sıcaklık sensörünün sıcaklık değerini okuyun, ana kontrol sisteminin kalp atışı paketini tarayın ve SIP modülü verilerini güncelleyin FRAM'a girin, bir iş döngüsünü tamamlayın ve FPGA yapılandırma durumunu tespit etmeye geri dönün. Raporlanan veriler CAN modülü tarafından kesintiye uğratılır, bir raporlama gereksinimi olduğunda ilgili veriler paketlenir ve raporlanır. Yardımcı sağlık yönetim sisteminin çalışma akış şeması Şekil 9'da gösterilmektedir.
3 Sentez ve kablolama
Ana kontrol sistemi, Xilinx'in Vivado geliştirme ortamı kullanılarak tasarlanmıştır ve Verilog HDL, sistem geliştirmeyi tamamlamak ve sistemi sentezlemek için kullanılır.Üretilen ana kontrol sistemi mantık hiyerarşi diyagramı Şekil 10'da gösterilmiştir. Sol üst köşe iki Ethernet iletişim çekirdeği EthernetMacCore_Unit1 ve EthernetMacCore_Unit2'dir. Sağ üst köşe ana protokol motor çekirdeği gönderme ve alma modülüdür, ön ek MainCommander'dır, sol alt köşe anahtar kontrol çekirdeğidir ve sağ alt köşe diğer alt işlev çekirdekleridir.
Yardımcı sağlık yönetim sistemi, Microsemi'nin Libreo Soc geliştirme ortamı kullanılarak tasarlanmış ve sistem geliştirme Verilog HDL kullanılarak tamamlanmış ve sistem entegre edilmiştir.RTL diyagramı Şekil 11'de gösterilmiştir.
4 Simülasyon ve test
4.1 Simülasyon deneyi
Her bir işlevsel çekirdeğin tasarımını tamamlamak için Verilog HDL'yi kullandıktan sonra, TestBench'i yazarak her bir işlevsel çekirdeğin mantık doğruluğu testini ve simülasyonunu tamamlayın.Aşağıda, elektriksel kontrol kombinasyonu SIP kontrol sisteminin ana IP çekirdeğinin simülasyon testi durumu yer almaktadır.
4.1.1 Ethernet çekirdek simülasyonu
Ethernet çekirdeği simüle edildiğinde, bir Ethernet verisi çerçevesinin alımını simüle eder ve verileri alırken tampon RAM'e yazar; alım tamamlandıktan sonra CRC32 kontrolü gerçekleştirilir; kontrol geçildikten sonra port numarası ve IP numarası eşleşir , Ve arabellek RAM'deki verileri okuyun ve ardından bunu Ethernet alıcı çekirdeğin FIFO'suna yazın. Simülasyon sonuçları, gereksinimleri karşılayan Şekil 12 ve Şekil 13'te gösterilmektedir.
4.1.2 Ana protokol motor çekirdek simülasyonu
Veri akışı kontrol simülasyonu, iş akışının Şekil 6 ve Şekil 7 ile tutarlı olup olmadığını test etmek için sırasıyla ana protokol motor çekirdeğinde alıcı motor alt çekirdeği ve gönderen motor alt çekirdeği üzerinde gerçekleştirilir ve simülasyon sonuçları Şekil 14 ve Şekil 15'te gösterilir ve gereksinimleri karşılar.
4.1.3 Alt işlev çekirdek simülasyonu
Alt işlev çekirdeği simüle edildiğinde, simülasyon için FIFO'lu anahtar kontrol çekirdeği seçilir. Verileri aldıktan sonra, Kontrol Etkinleştirme sinyali 1'dir, anahtar sinyali sürecini çalıştırır ve bir saat sonra, gönderen veri gönderen FIFO'ya yazılır Simülasyon sonucu, gereksinimleri karşılayan Şekil 16'da gösterilir.
4.2 Performans testi
Ana kontrol sisteminin ve yardımcı sağlık yönetim sisteminin tasarımı, sırasıyla Xilinx Artix7 serisi FPGA yonga platformu ve MicroSemi SmartFusion2 serisi SOC yonga platformunda doğrulandı ve işlevler tasarım gereksinimlerini karşıladı. SIP kontrol sistemi bir modül içinde paketlenmiştir (Şekil 17'de gösterildiği gibi) ve performans testi belirli bir tip üst düzey elektrik kontrol kombinasyonu üzerinde gerçekleştirilir Test ortamı Şekil 18'de gösterilmiştir. PC'de testi çalıştırın Ana bilgisayar yazılımı, performans testi için üst düzey bilgisayarı simüle eder ve WireShark yazılımı, paket yakalama testi için çalıştırılır. Test sonuçları Şekil 19-21'de gösterilmektedir, burada Şekil 19 ana bilgisayar kontrol arayüzüdür, Şekil 20, WireShark yakalama kullanılarak iletişim kurulduğunda gönderilen ARP çerçevesidir, Şekil 21 iletişim kurulmadan önce ve sonra PC'nin MAC tablosundaki değişimdir, Şekil 22 WireShark tarafından yakalanan normal iletişim verileri. Test sonuçları, tasarımın gereksinimleri karşıladığını göstermektedir.
5. Sonuç
Bu makale, SIP konseptine dayalı üst seviye elektrik kontrol kombinasyonunun tasarım ve gerçekleştirme yöntemi üzerine araştırmayı gerçekleştirmiş ve elektrik kontrol kombinasyonunun dahili SIP kontrol sisteminin tasarım ve uygulama yöntemini kesin olarak tanıtmıştır. Elektrikli yük yönetim merkezinin ilkesi kısaca tanıtıldı ve SIP kontrol sistemi mimari tasarımı ve önemli IP çekirdek tasarımı ayrıntılı olarak tanıtıldı, Xilinx ve Microsemi FPGA yonga platformlarında doğrulanarak belirli bir tür ticari roket üst seviye entegre elektronik sisteme uygulandı. Bu yöntem, birleşik elektrik kontrol ana kontrol sistemini, yardımcı sağlık yönetim sistemini ve çift yedekli optik fiber Ethernet iletişimini küçük bir hacimde uygular.Geleneksel uygulama yöntemiyle karşılaştırıldığında hacim, ağırlık, performans, iletişim hızı ve maliyet avantajlarına sahiptir. Daha büyük avantajları ve iyi bir promosyon değeri vardır.
Referanslar
HU X, LIANG Q. Uydu entegre elektronik sistemin dijital simülasyonu üzerine araştırma. IEEE Uluslararası Kontrol ve Otomasyon Konferansı, IEEE, 2014.
Lu Yufang, Huang Min, Chen Chunhai, vb. Mikrodalga izolasyon katı hal rölesi ve çalışma yöntemi: Çin, CN106067802A
.2016-11-02.
Sun Zhaowei, Xing Lei, Xu Guodong, vd.Yeniden yapılandırılabilir teknolojiye dayalı üst seviye uzay aracı için entegre elektronik sistem.Optik ve Hassas Mühendislik, 2012, 20 (2): 296-304.
Zhu Yuan, Han Feng, Yang Chao. Fırlatma aracının üst aşaması için entegre güç kaynağı ve dağıtım tasarımı. Modern savunma teknolojisi, 2017, 45 (6).
Xilinx Corporation.UltraFast vivado tasarım paketi için tasarım metodolojisi kılavuzu. 2017.
Xilinx Corporation.7 Serisi FPGA'lar GTP alıcı-vericileri kullanıcı kılavuzu.2017.
Microsemi Corporation.IGLOO2 ve SmartFusion2 SoC FPGA veri sayfası 2017.
Microsemi Corporation.SmartFusion2 SoC FPGA ürün özeti. 2017.
yazar bilgileri:
Lu Yufang 1, 2, Zhuang Yiqi 1, Wu Xuanhui 2
(1. Mikroelektronik Okulu, Xidian Üniversitesi, Xi'an, Shaanxi 710071; 2. Guilin Aerospace Electronics Co., Ltd., Guilin, Guangxi 541002)
