Büyük Ölçekli Dijital Devre Sisteminin Test Edilebilir Tasarım Teknolojisi Araştırması
Zhang Hao
(Güneybatı Elektronik Teknolojisi Enstitüsü, Chengdu, Sichuan 610000)
: Büyük ölçekli dijital devre sistemi testi ve arıza teşhisi ihtiyaçlarını karşılamak için DFT tasarımı, büyük ölçekli dijital devre sistemi tasarımının vazgeçilmez bir parçası haline gelmiştir. Sınır tarama testi prensibini ve büyük ölçekli dijital devre sistemlerinin temel özelliklerini birleştiren, DFT uygulamasının teknik yaklaşımı incelenir ve büyük ölçekli bir dijital devre sisteminin tasarımında kullanılır. Büyük ölçekli dijital devre sisteminin tek tuşla ara bağlantı arıza teşhisi ve taranabilir ağ doğru konumlandırması gerçekleştirilir ve test karmaşıklığı etkili bir şekilde basitleştirilir.
: Büyük ölçekli dijital devre testi; sınır taraması; arıza teşhisi
: TP216 belge tanımlama kodu: ADII: 10.19358 / j.issn.1674-7720.2017.02.010
Alıntı biçimi : Zhang Hao. Büyük Ölçekli Dijital Devre Sisteminin Test Edilebilir Tasarım Teknolojisi Araştırması J. Mikrobilgisayar ve Uygulama, 2017,36 (2): 28-31,36.
0 Önsöz
Mikroelektronik ve bilgisayar alanlarında yeni teknolojilerin ve yeni süreçlerin hızla gelişmesi ile dijital devre sistemlerinin işlem yetenekleri güçlenmekte ve güçlenmekte, devre ölçekleri gitgide büyüyor.Sistemde kullanılan DSP, PPC, FPGA gibi büyük ölçekli dijital çipler artıyor. Daha fazla [1-3]. Bu yongaların çoğu, çok sayıda pim ve küçük aralıklarla BGA'da paketlenmiştir, bu da dijital sistemlerde test edilmek üzere giderek küçülüyor. Geleneksel osiloskoplar, mantık analizörleri ve diğer fiziksel problar gittikçe daha az sayıda pime dokunabilir, bu da sistem test edilebilirliğinde keskin bir düşüşe ve test karmaşıklığında keskin bir artışa neden olarak sistem hata ayıklamasında ve hata tespitinde büyük zorluklar yaratır, özellikle de büyük olanlar Seri üretim ve test.
Bu nedenle, sistemin test edilebilirliğini artırmak ve test adımlarını basitleştirmek, bu tür büyük ölçekli dijital devrelerin tasarımında dikkate alınması gereken önemli konulardır. Test edilebilirliğin iyileştirilmesi, sistem donanım devresi tasarımı aşamasında test edilebilirlik konusunu dikkate almalıdır. Literatürde [4] ve [5] benimsenen tasarım yöntemleri, test edilebilirlik tasarımı ve testi için tek bir cihazın sınır tarama zincirini doğrudan kullanmaktır ve tüm sistemin tarama bağlantısının birleşik yönetimi ve planlaması yoktur. Test edilebilirliğin ve hata kapsamının iyileştirilmesinin belirli sınırlamaları vardır. Büyük ölçekli dijital devre sistemlerinin özelliklerini birleştiren bu makale, büyük ölçekli dijital sistemlerin donanım tasarımında sınır taraması ilkesine dayalı olarak test edilebilirlik tasarımının (DFT) uygulanmasına odaklanmaktadır.
1 Sınır taraması test prensibi
1.1 Sınır tarama standardı
IEEE1149.1 [6] sınır tarama standardı, IEEE organizasyonu ve JTAG organizasyonu tarafından 1990 yılında ortaklaşa başlatıldı. Şu anda standart, dijital entegre devreler ve sistemler için ana akım test teknolojisi haline geldi.
Sınır tarama standardı, devre testini gerçekleştirmek için iğne yatakları, osiloskoplar ve diğer ekipmanların yardımı olmadan yalnızca 4 veya 5 sınır tarama test veriyolu (TMS, TCK, TRST, TDI, TDO) kullanır. Yalnızca IEEE1149.1 standardına uygun dijital yongaların giriş / çıkış pin durumunu test etmekle kalmaz, aynı zamanda bu tür yongaların dahili çalışma koşullarını ve çipin ilgili pinlerinin açık devre ve açık devre arızalarını da test ederek yüksek hassasiyette arıza konumu elde eder. Şematik diyagram Şekil 1'de gösterilmiştir.
Şekil 1 Dijital çip sınır tarama testi şematik diyagramı Sınır tarama testi standardı, dijital çip pimleri ile çipin dahili mantığı (yani entegre devrenin kenarı) arasına ek bir tarama birimi (BSC) ekler ve sınır tarama birimi çip ucunu kontrol eder ve gözlemler Ayakların durumu. IEEE1149.1 standardıyla uyumlu dijital çipler, normal çalışma modu ve sınır tarama modu arasında serbestçe geçiş yapabilir. Şekil 1'de gösterildiği gibi, sınır tarama modunda, her BSC, test vektörlerinin yüklenmesini ve elde edilmesini ve diğer dijital çip pinlerinin kontrolünü gerçekleştirebilen bir tarama zincirine seri olarak bağlanır. Test vektörü, giriş terminali (TDI) aracılığıyla seri kaydırma modunda (SI'dan SO'ya geçiş) girilebilir, çip A'nın pin durumunu ayarlayabilir ve bağlı çip B pininden yanıtı toplayabilir; ayrıca Çip C'nin pimleri, çip B'nin pim durumunu ayarlayarak dolaylı olarak kontrol edilebilir ve son olarak sistemin test yanıtı, veri analizi ve işleme için çıkış terminalinden (TDO) ana bilgisayara seri olarak çıkarılır, böylece bir devre oluşturulur. Başarısızlık kriteri. Normal çalışma sırasında, dijital çipin normal çalışmasını etkilememe amacına ulaşmak için bu ek kaydıran yazmaç birimleri doğrudan baypas edilecektir (PI ve PO doğrudan bağlanır).
1.2 Test prensibi
Yukarıdaki prensibi kullanarak, belirtilen durum, test veri giriş portundan (TDI), sınır tarama ünitesi aracılığıyla belirli bir cihazın çıkış pinine seri olarak kaydırılabilir ve daha sonra bağlı cihazın giriş pininde toplanabilir. Yanıta ulaşıldığında, yongalar arasındaki ara bağlantı teşhisini gerçekleştirmek için yanıt çıkış portu (TDO) aracılığıyla teorik değerle karşılaştırılır; test vektörü, tarama yolunun seri kayması yoluyla bir yonganın temel mantık girişine de uygulanabilir. (PO), çipin dahili arızasını tespit etmek için çıkış birimindeki (PI) çekirdek mantığının yanıt vektörünü yakalar. Tüm test yöntemleri, sınır tarama birimini çevreler, bu nedenle, bu test yöntemi aynı zamanda sınır tarama testi teknolojisi (Sınır Tarama Testi, BST) olarak da adlandırılır.
Sınır tarama testi teknolojisi çoğunlukla saf dijital devrelerin arıza teşhisi için kullanılsa da, bazı durumlarda hibrit dijital devreleri test etmek için de kullanılabilir. Temelde, dijital çipin pin durumunu kontrol etmek, uyarma uygulamak veya hibrit çip için yanıt toplamak için sınır tarama teknolojisi aracılığıyla.
Büyük ölçekli dijital devre sistemleri, PPC, DSP, FPGA, TSI vb. Gibi IEEE1149.1 sınır tarama testi spesifikasyonlarına uyan çok sayıda dijital çip kullanır ve bu dijital çiplerin çoğu, fiziksel probların pinlerle doğrudan temas edememesi için BGA'da paketlenmiştir. Bu özellik, büyük ölçekli dijital devre arıza teşhisinde sınır taraması test teknolojisinin uygulanması için bir ön koşul sağlar. Bununla birlikte, büyük ölçekli dijital devre sistemlerinin donanım devre tasarımı sürecinde, yapısal DFT tasarımı dikkate alınmazsa, bu tür sistemlerin arıza teşhisinde sınır tarama test teknolojisinin rolünü tam olarak oynamak ve test adımlarını basitleştirme nihai hedefine ulaşmak zordur.
2 Test edilebilirlik tasarımının gerçekleştirilmesi
Test edilebilirlik (DFT) olarak adlandırılan tasarım, devreleri ve sistemleri tasarlarken sistem testi sorunlarını dikkate almaktır. Burada tartışılan test konularının tasarımı temel olarak yapısal testler içindir. Yapısal sınır tarama testi, büyük ölçekli dijital sistem tarafından sağlanan IEEE1149.1 test veriyolu aracılığıyla dijital çipin ara bağlantı hatası teşhis testini ifade eder.
Sınır tarama testine dayalı test edilebilirlik tasarımı için, ilk olarak sınır tarama bağlantısının bağlantı modu ve yönetim yöntemi dikkate alınmalıdır; ikinci olarak, IEEE1149.1 standardını karşılayan PPC, DSP, FPGA vb. Gibi sınır tarama cihazları normal şekilde çalışabilir. Mod ve sınır tarama modu, ancak bazı yongaların sınır tarama test pinleri tamamen IEEE1149.1'e uygun olarak tasarlanmamıştır.Bu nedenle, devrenin normal çalışmasını etkilemekten kaçınmak için devre tasarım aşamasında çalışma modunun anahtarlama yöntemi dikkate alınmalıdır. Ek olarak, devre arıza testi kapsamını daha da iyileştirmek için, BUFFER, TRANCEIVER, RAM vb. Gibi sınır dışı tarama cihazlarının pin testi de dikkate alınmalıdır.
2.1 Sınır tarama zinciri organizasyonu
Tarama bağlantısı, sınır tarama testinin temelidir Sınır tarama zinciri cihazlarının üç bağlantı modu vardır: seri mod, paralel mod ve bağımsız yol modu. Seri mod, tüm cihazların TMS pinlerinin ve TCK pinlerinin paralel bağlandığı ve önceki kademenin TDO çıkış pininin bir sonraki kademenin TDI giriş pinine bağlandığı test veriyolu bağlantı modudur; paralel mod iki veya daha fazladır. Seri olarak bağlanan JTAG tarama zincirleri paralel bağlanır ve seri tarama zincirlerinin TMS sinyalleri, belirli bir süre içinde yalnızca bir seri tarama zincirinin tarama verisi çıkışına sahip olmasını sağlamak için bağımsızdır; bağımsız yol yöntemi, tüm cihazların TMS ve TCK'sının bağlı olmasıdır. Her bir cihazın TDI ve TDO'su birlikte, veri yolu bağlantısını test etmek için birbirinden bağımsızdır.
2.1.1 Seri Sınır Tarama Zinciri
Seri mod, sınır tarama denetleyicisine bağlanmak için yalnızca bir JTAG arabirimine ihtiyaç duyar ve modüle ek devreler eklemesi gerekmez. Sınır tarama cihazları, daha az işlevsel modül ve cihazlar arasında basit bağlantı ilişkileri olan sistemler için uygundur. Sistem düzeyinde testte, IEEE1149.1 dijital çiplerle uyumlu tüm sınır tarama zincirleri, eksiksiz bir test yolu oluşturmak için en iyi zincirdir. En basit sistem düzeyinde sınır tarama testi döngüsü, Şekil 2'de gösterildiği gibi bu seri bağlantı yöntemini benimseyerek gerçekleştirilebilir.
Seri bağlantı yönteminin ana dezavantajı, sistem boş bir yuvaya sahipse veya bağlantıdaki bir yonga zarar görmüşse, tüm sınır tarama bağlantısının bağlantısının kesilerek tarama bağlantısının felç olmasına ve sistem düzeyinde sınır tarama testinin de felç olmasına neden olmasıdır. Ek olarak, bazı sınır tarama cihazlarına tekrar tekrar erişilmesi gerektiğinde, sınır tarama biriminin seri kaydırma işlemi özellikle zahmetlidir. Örneğin, daha uzun bir tarama zincirinde programlanabilir bir cihaz programlarken, normalden daha fazla sınır tarama işleminin gerçekleştirilmesi gerekir. Bazen seri geçiş için gereken ekstra veri bitleri, sınır tarama yazılımı tarafından otomatik olarak üretilemez ve manuel değişiklik özellikle zaman alır ve hataya açıktır. Bu nedenle, çok sayıda sınır tarama cihazının olduğu ve sistemin daha karmaşık olduğu durumlarda bu yöntemi kullanmak zordur.
2.1.2 Paralel Sınır Tarama Zinciri
Modülde birçok sınır tarama cihazı olduğunda, tüm sınır tarama cihazlarını seri olarak bağlama yöntemi devre tasarımını basitleştirmeye yardımcı olabilir, ancak yukarıda belirtildiği gibi, daha uzun bir bağlantı, sınır tarama testi yazılımı yönetimi ve cihaz programlaması için uygun değildir. Daha iyi bir yöntem, bağlantıyı yönetim için gruplara ayırmak ve paralel bir bağlantı kullanmaktır. Bu bağlantı modu, dolaylı olarak şube bağlantısını yönlendirme yongası aracılığıyla yönetir, bu da seri kaydırma işlemini büyük ölçüde basitleştirir ve tarama bağlantısının esnekliğini artırır.
Paralel sınır tarama zinciri güçlü bir sağlamlığa sahiptir.Her modül modül düzeyinde sınır tarama testlerini bağımsız olarak gerçekleştirebilir veya sistem düzeyinde sınır tarama testleri gerçekleştirmek için birbirleriyle işbirliği yapabilir. Şekil 3'te gösterildiği gibi, her bir genel işleme modülünün tarama bağlantısı test veriyoluna paralel olarak bağlanır, belirli bir modül hasar görse bile, diğer modüllerin test çalışmasını etkilemeyecektir. Uygulama yöntemi, her bir genel işleme modülüne bir sınır tarama yönlendirme yongası eklemek, modüldeki sınır tarama zincirini birden çok bölüme bölmek ve her bölüme kurallara göre bağımsız bir sınır tarama zinciri atamaktır. Test sistemi, sınır taraması testi için genel işleme modülündeki birden çok tarama zincirini yönetmek için her modüldeki sınır tarama yönlendirme yongasını kullanır.
2.1.3 Bağımsız sınır tarama zinciri
Bağımsız sınır tarama bağlantısı organizasyonu, Şekil 4'te gösterildiği gibi, her modül için ayrı bir sınır tarama testi arayüzü ve test veriyolu sağlar. Bu bağlantı modu, modül düzeyinde sınır tarama testini, her modülün sınır tarama testi arayüzü aracılığıyla gerçekleştirebilir. Bununla birlikte, her modülün sınır tarama bağlantıları birbirinden ayrıldığından, birbirleriyle sistem düzeyinde sınır tarama testini gerçekleştirmek daha zordur ve işlem daha karmaşık hale gelir.Modül sayısı arttıkça, arka düzlem veri yolunu test etmek için daha fazla alana ihtiyaç duyar. Bu nedenle, bu bağlantı yöntemi büyük ölçekli karmaşık sistemler için uygun değildir.
2.2 Uyumluluk tasarımı
Sınır taramasını etkinleştirme pimi gibi belirli bir yöntemle, sınır tarama testini destekleyen dijital çip, sınır tarama testi ve normal çalışma modu arasında geçiş yapabilir. Modülün normal çalışmasını etkilememesi için, genel işleme modülü tasarım aşamasında, modülün normal çalışma modu ve sınır tarama modunun uyumluluk tasarımı farklı dijital çiplere göre gerçekleştirilmelidir.
2.2.1 JTAG pin uyumluluk tasarımı
Bazı dijital çipler, sınır taramasını kontrol etmek için geleneksel 5 JTAG pinlerine ekstra pinler ekler. Şu anda bu dijital yongaların JTAG pinlerinin uyumluluğunu tasarlamak gerekmektedir.Aşağıdaki ekstra pinleri işlemektir. Örneğin, TI'nin DSP'sinin JTAG pinleri, IEEE1149.1 standardı temelinde EMU0 ve EMU1 pinlerini ekledi. EMU0 ve EMU1, yukarı çekildiklerinde normal çalışma ve simülasyon hata ayıklama durumundadır ve aşağı çekildiğinde JTAG sınır taraması durumundadır. DSP normal çalıştığında ve simülasyon hata ayıklama yaparken, JTAG arayüzünü geçersiz kılmak için iki sinyalin yukarı çekilmesi gerekir ve JTAG testi sırasında düşük seviyeye getirilmesi gerekir. Bazı sınır tarama cihazlarında ayrıca, PEB20320'nin 65 fit (TEST), AMD'nin ELANSC400 Y11 (BNDSCNEN) gibi sınır tarama işlevi etkinleştirme pinleri bulunur, bu pin yüksek olduğunda sınır tarama işlevi etkinleştirilebilir. Bu tür yongalar için, yonga kılavuzunu izleyin ve gerçek ihtiyaçlara göre yukarı çekme direnci veya aşağı çekme direnci işlemi gerçekleştirin.
Cihazın BSDL dosyası, JTAG arayüz testi sırasında cihazın belirli bir mantık seviyesinde olmasını gerektiriyorsa, bu pinler BSDL dosyasındaki gereksinimlere göre belirli bir mantık seviyesine ayarlanmalıdır. Bu gereksinimler genellikle, BSDL dosyasının Varlık bölümünün uyumluluk etkinleştirme açıklamasına dahil edilir. IEEE 1149.1 standardına göre, uyumlu etkinleştirme açıklama formatı aşağıdaki gibidir:
< uygunluk açıklamayı etkinleştir > :: =
COMPLIANCE_PATTERNS özellik
< Bileşen Adı > : varlık < uyum kalıp dizesi > ;
< uyum kalıp dizesi > :: = "( < uygunluk bağlantı noktası listesi > ) ( < desen listesi > ) "
< uygunluk bağlantı noktası listesi > :: = < bağlantı noktası kimliği > {, < bağlantı noktası kimliği > }
< desen listesi > :: = < Desen > {, < Desen > }
Örneğin, xc3s200an_ft256'nın BSDL dosyasında şu açıklama vardır:
- Uyumluluğu Etkinleştirme Açıklaması
COMPLIANCE_PATTERNS özellik
XC3S200AN_FT256: varlık
"(PROG_B, PUDC_B) (10)";
Daha sonra, PROG_B ve PUDC_B iki pini, sınır tarama testi sırasında "10" olarak etkinleştirilmelidir.
2.2.2 BSDL dosyasının uyumluluk tasarımı
Yapılandırıldıktan sonra FPGA üzerinde bir sınır tarama testi gerçekleştirmek isterseniz, varsayılan BSDL dosyasını çip pinlerinin gerçek durumuna göre değiştirmeniz gerekir. XILINX'in XC4000E / EX / XL / XLA, XC5200, Spartan, SpartanXL ve diğer FPGA serileri için, mantık tasarımına sınır tarama işlevi modülleri eklemek de gereklidir, aksi takdirde yonga konfigürasyondan önce yalnızca sınır tarama testlerini gerçekleştirebilir.
3 küme test tasarımı
IEEE1149.1 standardıyla uyumlu sınır taramalı dijital yongalara ek olarak, genel işleme modülleri ayrıca tamponlar, vericiler ve seviye değiştiriciler gibi dijital yongaları da içerir. Bu tür sınır dışı tarama cihazları topluca "kümeler" olarak adlandırılır. Küme testi genellikle "sanal test kanalı" yöntemini kullanır. Temel fikir, test vektörlerinin yüklenmesini ve test yanıtlarının okunmasını gerçekleştirmek için sınır tarama mekanizması olmayan cihazlar için test kanalları sağlamak üzere sınır tarama mekanizmasına sahip cihazları kullanmaktır. Şekil 5'te gösterildiği gibi.
Şekil 5'te, sınır tarama cihazı küme cihazları 1 ve 2'ye bağlanmıştır. Sınır tarama test veriyolu aracılığıyla, küme cihazının 1 çıkışı dolaylı olarak test noktasında B okunabilir ve küme cihazı 2 uyarılabilir ve küme cihazı diğer devrelerin işbirliği ile gerçekleştirilebilir. 1 ve 2 küme testi.
Sınır tarama yazılımı, sınır tarama denetleyicisine veya gözlemlenen ağ listesine bağlı küme aygıtlarının yapısını elde edemediği için, yazılımın bu aygıtların modellerini, yani küme modelini de sağlaması gerekir. Küme modeli, sınır dışı tarama cihazları hakkında bazı temel bilgiler sağlar. Örneğin, sınır dışı bir tarama cihazının belirli bir pininin giriş, çıkış, üç durumlu veya çift yönlü olup olmadığı. Üç durumlu ve çift yönlü özelliklere sahip pimler için, küme modelinde pim durumunu kontrol etme yöntemi sağlanmalıdır, böylece sınır tarama denetleyicisi, veri yolu rekabetinden kaçınmak için gerektiğinde aygıtın pim durumunu değiştirebilir.
Küme modelinin tanıtımı, dolaylı olarak devre arıza testlerinin kapsamını da artırabilir. Seri dirençler veya sürücüler gibi bazı özel sınır dışı tarama aygıtları geçiş özelliklerine sahiptir, bu nedenle aygıtın giriş mantık değeri değiştirilmeden çıkarılabilir. Bu özelliğe göre, küme modeli, netlist ölçeğini küçültmek ve test kapsamını artırmak için iki ayrı netlist'i sürekli bir netlist halinde birleştirmek için kullanılabilir.
4 deneysel sonuç
Test edilebilirlik için yukarıda bahsedilen tasarım yöntemi, büyük ölçekli bir dijital sistemin tasarımında kullanılır.Sistem, birden fazla dijital modülden oluşur.Her modül, bir arka panel veriyolu ile birbirine bağlanır. Sınır tarama standartlarını karşılamak için modüllerin içinde çok sayıda FPGA, DSP, PPC vb. Kullanılır. Dijital çipler için, sınır tarama bağlantısı topolojisi paralel tarama zincirlerini kullanır ve her modülün sınır tarama bağlantıları, arka paneldeki sınır tarama test veriyoluna paralel olarak bağlanır.
Sistemde ara bağlantı arıza teşhis testi yapmak için sınır tarama test sistemini kullanın. Sınır taraması test sistemi, Şekil 6'da gösterildiği gibi sınır tarama test yazılımı, sınır tarama denetleyicisi ve ana kontrol bilgisayarında çalışan test edilen sistem olmak üzere üç bölümden oluşur.
Tablo 1, DFT öncesi ve sonrası arıza kapsamı ve konumlandırma doğruluğu gibi göstergelerin karşılaştırmasıdır. Tablo 1'den, bu teknolojinin benimsenmesinden sonra sistemin test edilebilirliğinin büyük ölçüde arttığı görülebilir. Bu teknolojiyi benimsemeden önce, sistem içindeki sınır tarama bağlantısı belirli bir ölçüde organize edilmemişti, bu da sınır taramasını destekleyen dijital çipler arasında koordineli taramanın yapılmasını imkansız hale getirerek bazı pinlerin okunup yazılamamasına neden oluyordu. DDR gibi bellek yongalarının tümü sıradan aygıtlar olarak kabul edildiğinden, kendisine bağlı dijital yonganın sınır tarama yazmacını kontrol ederek test dizisi oluşturulur, adres seçilir ve okuma ve yazma içeriği kontrol edilebilir, böylece genel test programı bellek testini tamamlamak için kullanılabilir. . Bu teknolojiyi benimsemeden önce, her bir bağlantıyı ayrı ayrı ölçmek için her modül çıkarılmalıdır.Geliştirmeden sonra, modülü çıkarmak gerekli değildir.Tümüne arka paneldeki test veriyolu aracılığıyla ulaşılabilir.
Modül teşhisi.
DFT teknolojisi kullanılarak test edilen sistemin pin düzeyinde arıza konumunun doğruluğunu gerçekleştirmek için sınır tarama test sistemini kullanabildiğini doğrulamak için, DFT tasarımından sonra test edilen sistemdeki bir modülün DSP ve FPGA'sı arasında bir ara bağlantı hattı geçirin Atlama teli kısa devre olarak ayarlanır ve sınır tarama sistemi test için kullanılır Arıza yeri diyagramı Şekil 7'de gösterilmektedir. Şekil 7'de çarpı işareti ile işaretlenen konum, gerçek durumla tutarlı olan kısa devre pimidir.
5. Sonuç
Büyük ölçekli dijital devrelerin karmaşık yapıları ve yüksek entegrasyonu vardır. Onun tarafından benimsenen dijital çip, küçük boşluklara, birkaç fiziksel prob test noktasına sahiptir ve hataları ayıklamak ve teşhis etmek zor ve karmaşıktır. IEEE1149.1 ile uyumlu bu tür dijital çipler sayesinde, sınır tarama testi teknolojisi, sistem test edilebilirliğini iyileştirmede ve sistem testini basitleştirmede büyük avantajlara sahiptir. Bu teknoloji, basit yapıya ve yüksek teşhis doğruluğuna sahip bir hata test sistemi oluşturmak için test edilebilirlik için sistem tasarımı (DFT) teknolojisi ile birleştirilmiştir. Bu makale, tarama bağlantı yapısı seçimi, cihaz modelleme yöntemi ve modül uyumluluk tasarımına dayanmaktadır.
Ultra büyük ölçekli dijital devrelerin yapısal test edilebilirliğinin (DFT) tasarım ve uygulama yöntemi çeşitli yönlerden incelenmiştir ve teknoloji, tek tuşla ara bağlantı hatası teşhisi ve taranabilir ağ hatası doğruluğu elde etmek için büyük ölçekli bir dijital sistemde başarıyla uygulanmıştır. Konumlandırma. Bu teknolojinin, büyük ölçekli dijital devre arıza testinde sınır taraması test teknolojisinin uygulanması üzerinde belirli bir yol gösterici etkisi vardır.
Referanslar
1 Shao Long, Liu Jinshan. Büyük boyutlu süreksiz kod yükleme yöntemi TMS320C6455 J. Elektronik Teknolojinin Uygulanması, 2012, 38 (11): 26-27.
2 Zhong Yu, Chen Ying, Lu Jianchuan Yeni nesil havacılık veri bağlantı terminal makinesinin SCA mimari tasarımı J "Telekomünikasyon Teknolojisi, 2012, 52 (4): 447-451.
[3] Chen Ying Karmaşık sistemler açısından, modül seviyesinde entegre aviyonik yapı J . Telekomünikasyon Teknolojisi, 2009,49 (4): 98102.
[4] Su Bo. Sınır taramasına dayalı karışık sinyal devrelerinin test edilebilirlik yapısı tasarımı J. Elektronik Teknolojinin Uygulanması, 2012, 38 (10): 68-71.
[5] Chen Shengjian, Xu Lei, Chen Jian FPGA J Tabanlı Gömülü Sınır Taramalı Veri Yolu Kontrol Sistemi Tasarımı Bilgisayar Ölçümü ve Kontrolü, 2008, 16 (2): 159-162.
[6] IEEE Std 1149.1-1990. Erişim portu ve sınır tarama mimarisini test edin S .2001.
